CN1384506A - 半导体存储装置中执行部分阵列自更新操作的系统和方法 - Google Patents

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Abstract

用于执行PASR(部分阵列自更新)操作的系统和方法,其中在半导体存储装置中的包括一单元阵列的一个或多个所选择的存储体的一部分(即,1/2,1/4,1/8,或1/16)上执行用于再充电所存储的数据的更新操作。一方面,通过(1)在自更新操作期间通过行地址缓冲器控制行地址的产生和(2)控制一自更新周期产生电路以调整其自更新周期输出来执行PASR操作。该自更新周期是以在PASR操作期间提供降低电流消耗的方式来调整的。另一方面,通过在自更新操作期间控制相应于部分单元阵列的一个或多个行地址来执行PASR操作,从而通过禁止一存储体的未使用存储区的激活实现了降低自更新电流的消耗。

Description

半导体存储装置中执行部分阵列 自更新操作的系统和方法
本申请基于2001年5月7日提交的申请号为60/289,264的美国临时专利申请，在此作为参考全部引用。
                   技术领域
本发明涉及诸如DRAM(动态随机存取存储器)之类的半导体存储装置，更加详细地说，本发明涉及执行一PASR(部分阵列自更新)操作的系统和方法，其中用于对所存储的数据再充电的自更新操作是对在半导体存储装置中的一个或多个包括一单元阵列的所选择的存储体的一部分执行的。
                   背景技术
半导体存储装置大体分为动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。在一SRAM中，一单位单元(unit cell)由构成一锁存机构的四个晶体管来实施。除非电源被中断，所存储的数据不会丢失。因此，不必进行更新操作。但是，在DRAM中，一单位单元是由一晶体管和一电容所实施的，并且数据存储在该电容中。在半导体衬底中所构成的电容不必与外围电路完全隔离，因此由于电流泄漏而可能改变该存储单元中存储的数据。因此为了周期地对存储在该存储单元中的数据进行再充电而需要更新操作。执行半导体存储装置的自更新操作的同时通过一外部提供的指令信号而顺序地改变内部地址。
根据近来半导体存储装置的高集成度、大容量的趋向，在一存储器芯片上共同容纳有多个存储体。每一个存储体能够输出一预置数量的数据。置于诸如包括无绳电话、数据库、兼有个人数据助理(PDA)系统的奔腾(Pentium)型计算机之类的最近系统中的DRAM，在数据通信模式期间使用很多存储体，而在待机模式期间仅仅使用存储该系统所必须的数据的特定存储体。为了实施通常以电池工作的PDA系统，尽量减小电源消耗是必须的。
图1是常规的DRAM在自更新操作期间使用的电路框图。在本说明书中，为了便于说明起见，示出了一具有四个存储体101_i(i是1到4的整数)的DRAM。在图1中示意性地示出了涉及自更新操作的电路部分，而未示出与自更新操作无关的电路部分。
各个存储体101_i具有多个以行和列安置的存储单元。行解码器103_i规定在相应存储体中的行地址。列解码器105_1和105_2规定在相应存储体中的列地址。更新进入检测器107检测一进入自更新操作的信号，并且响应于该信号，产生一更新指令信号PRFH。响应于更新指令信号PRFH，随着内部地址顺序地变化，内部地址发生器和计数器109自发地产生用于自更新操作的顺序地址FRA1至FRAn。开关111在正常操作模式期间接收外部地址A1至An，而在更新模式期间接收计数地址FRA1至FRAn，并且将所接收的地址作为内部地址RA1至RAn传送到行解码器103_i。
自更新操作以如下的方式执行。响应于外部输入指令信号，一半导体存储装置进入自更新模式。然后，行地址以预置的间隔顺序地增加或减少。通过改变该行地址而顺序地选择存储单元的字线。在相应于所选择的字线的该电容中积聚的电荷由读出放大器放大并随后再存储在该电容中。通过这样的更新操作，所存储的数据被保持而没有损失。这样的自更新操作在读出放大该电容中所存储的数据的过程中消耗了大量的电流。
在图1所示的常规DRAM中，自更新操作是相应于所有的存储体执行的。换句话说，即使数据仅存储在一特定的存储体中，该自更新操作也是在所有的存储体中执行的。
另外，虽然各个内部电压发生器113_i(i是1到4的整数)例如包括一反向偏压发生器或一通常存在于每一存储体的内部电源电压发生器，但是在更新操作期间它们都工作。
如上所述，常规DRAM是相应于所有的存储体而执行该更新操作，其结果造成了不必要的电流消耗。另外，如果进入一自更新模式，则存在于每一个存储体的所有的内部电压发生器都工作，从而进一步增加了电流消耗。
                      发明内容
为了克服上述缺陷，本发明的目的是提供一种具有多个存储体的诸如动态随机存取存储器(DRAM)之类的半导体存储装置，其中该半导体存储装置能够响应于单独的存储体和响应于一个或多个所选择的存储体部分而有选择地执行自更新操作。
本发明提供各种用于执行PASR(部分阵列自更新)操作的机制，其中用于对存储的数据再充电的更新操作是对一半导体存储装置的一个或多个所选择的包括一单元阵列的存储体的一部分执行的。更详细地说，本发明提供用于对一所选择的存储体的例如1/2，1/4，1/8或1/16执行PASR操作的机制。
在本发明的一个方面中，PASR操作是通过(1)在自更新操作期间通过一行地址计数器控制行地址的产生(2)控制自更新周期产生电路以调整从那里输出的自更新周期来执行的。该自更新周期是以在PASR操作期间提供降低电流消耗的方式来调整的。
在本发明的另一个方面中，PASR操作是通过在自更新操作期间控制一个或多个相应于部分单元阵列的行地址来执行的，因此通过禁止存储体的未使用部分的激活而实现了降低自更新电流的消耗。
在本发明的另一个方面中，一存储装置包括：
多个存储体，每一个包括多个存储区；和
一自更新控制电路，用于选择该存储体中的一个存储体和在所选择的存储体的多个存储区的一个存储区中执行自更新操作。
另一方面，用于在一半导体存储装置中执行PASR操作的电路包括：
第一脉冲发生器，用于在一半导体存储装置的更新操作期间产生一自更新周期信号，其中该自更新信号包括有一预置期间T；和
一包含多个周期计数器的计数器，用于响应于该自更新周期信号产生行地址数据，其中在该半导体存储装置的更新操作期间该行地址数据被解码以激活一存储体的字线。
其中在PASR操作期间，该计数器响应PASR控制信号禁止一周期计数器的操作，以屏蔽从该计数器输出的地址位，并且其中第一脉冲发生器响应于该PASR控制信号以增加该自更新周期信号的预置期间T。
另一方面，用于在一半导体存储装置中执行PASR操作的电路包括：
第一脉冲发生器，用于在一半导体存储装置的更新操作期间产生一自更新周期信号；
一包含多个周期计数器的计数器，用于响应于该自更新周期信号产生行地址数据，其中在该半导体存储装置的更新操作期间该行地址数据被解码以激活一存储体的字线；
一行地址缓冲器，用于接收从该计数器输出的行地址数据并且输出行地址；
一行预解码器，用于对从行地址缓冲器输出的行地址进行解码以产生自更新地址信号，该自更新地址信号被处理以在半导体存储装置的更新操作期间激活一存储体的字线，
其中在PASR操作期间，该行地址缓冲器响应于PASR控制信号以屏蔽该行地址数据的一个或多个地址位而禁止相应于一存储体的未使用部分的字线的激活。
在本发明的另一方面中，用于在一半导体存储装置中执行PASR操作的电路包括：
第一脉冲发生器，用于在一半导体存储装置的更新操作期间产生一自更新周期信号；
一包含多个周期计数器的计数器，用于响应于该自更新周期信号产生行地址数据，其中在该半导体存储装置的自更新操作期间该行地址数据被解码以激活一存储体的字线；
一行地址缓冲器，用于接收从该计数器输出的行地址数据并且输出行地址；
一行预解码器，用于对从行地址缓冲器输出的行地址进行解码以产生自更新地址信号，该自更新地址信号被处理以在半导体存储装置的更新期间激动活一存储体的字线，
其中在PASR操作期间，该行预解码器响应于PASR控制信号以屏蔽该行地址数据的一个或多个地址位而禁止相应于一存储体的未使用部分的字线的激活。
                        附图说明
从以下结合附图对本发明的优选实施例的描述可使本发明的上述和其它的目的、特征和优点更加清楚，附图中的相同标号表示在整个不同视图中的相同部分。在描述本发明的原理时附图不必强调按比例绘制。
图1的框图示出了有关常规DRAM装置的更新操作的电路；
图2的框图示出了有关根据本发明的一优选实施例的能够有选择地执行每个单独存储体的自更新操作的一DRAM的更新操作的电路；
图3示出了图2中所示的更新进入检测器的详细电路图；
图4示出了图3中所示的各种信号的时序图；
图5示出了图2中所示的开关的电路图；
图6示出了图2中所示的更新控制器的电路图，其中更新控制信号是由外部地址产生；
图7示出了图2中所示的更新控制器的另一个例子的电路图，其中更新控制信号是由控制熔丝控制；
图8示出了图2中所示的更新控制器的另一电路图；
图9示出了图2中所示的解码器的详细电路图；
图10示出了图2中所示的存储体选择解码器的电路图；其中通过更新存储体指定信号选择一存储体；
图11示出了图10中所示的预解码器的详细电路图；
图12示出了图10中所示的一个预解码器的另外的详细电路图；
图13示出了图2中所示的存储体选择解码器的另外的电路图，其中被更新的存储体的数量可以可变的控制；
图14示出了图2中所示的内部电压发生器的电路图；
图15(a)和15(b)分别示出了根据本发明的用于1/2PASR和1/4PASR操作的一存储体分割的例子；
图16示出了根据本发明的一实施例的用于执行一PASR操作的电路图；
图17示出了根据本发明的一方面的用于执行整个阵列自更新操作的控制信号的时序图；
图18(a)示出了根据本发明的一实施例的周期计数器的电路图；
图18(b)示出了在PASR操作期间图18(a)的周期计数器的操作的时序图；
图19示出了根据本发明的一实施例的自更新周期发生器的图；
图20示出了为了执行根据本发明的PASR操作用于调整字线激活间隔的方法；
图21示出了根据本发明的另一实施例用于执行PASR操作的电路图；
图22示出了根据本发明的另一实施例的自更新周期发生器的电路图；
图23(a)，(b)和(c)是说明图22的自更新周期发生器的操作的各种模式的时序图；
图24(a)和24(b)是根据本发明的另一实施例的用于执行PASR操作的周期计数器的电路图；
图25是根据本发明的一实施例的用于执行PASR操作的行地址缓冲器的图；
图26是根据本发明的一实施例的用于执行PASR操作的行地址缓冲器的部分电路图；
图27是根据本发明的一实施例的用于执行PASR操作的行预解码器的部分电路图。
                   具体实施方式
为了充分了解本发明、本发明的操作优点和本发明所实现的目的，下面将结合附图来描述本发明的优选实施例。图中相同的标号表示相同的元件。
图2的框图示出了有关根据本发明的一优选实施例的能够有选择地执行每个单独存储体的自更新操作的一DRAM的更新操作的电路。
参见图2，根据本发明的一优选实施例，能够对于每一个存储体分别地有选择的执行自更新操作的DRAM包括有多个存储体201_i。在本说明书中，为了描述简单起见，将通过例子的方式说明具有四个存储体201_i(其中i是1-4的整数)的DRAM。本发明等效地可应用于具有除四个存储体之外的多个存储体的DRAM。
每个存储体201_i具有以行和列安置的多个存储单元。行解码器203_i指定相应的存储体的行地址。例如，行解码器203_1选择在存储体201_1中的行地址。
列解码器205_1和205_2指定在相应的存储体中的列地址。例如，列解码器205_1选择在存储体201_1和201_2中的列地址。
响应于进入一自更新模式，一更新进入检测器207产生更新指令信号PRFH。换句话说，如果进入自更新模式，则更新指令信号PRFH被激活为逻辑“高”电平。有关更新进入检测器207的结构和操作将在后面结合图3详细说明。
内部地址发生器和计数器209在自更新操作期间产生用于每一预置周期的脉冲，并且响应于这些脉冲产生顺序增加的计数地址FRA1至FRAn。计数地址FRA1至FRAn的组合顺序地改变该所指定的行地址。通过在更新进入检测器207中所产生的更新指令信号PRFH的激活，开关211在正常模式的操作期间接收外部地址A1至An，在更新模式操作期间接收计数地址FRA1至FRAn，并且还产生内部地址RA1至RAn。有关开关211的操作将在后面参考图5来描述。
返回再参考图2，除了包括在常规的DRAM中的电路之外，本发明的DRAM还包括有一存储体选择解码器213、一解码器215和一更新控制器217。如下所述，解码器215和更新控制器217最好是通过本发明的更新存储体指定电路来实施。另外，如下所述，存储体选择解码器213、解码器215和更新控制器217可以通过本发明的更新控制电路来实施。
解码器215产生第一至第四更新存储体指定信号PREF_i(这里，i是1至4的整数)。被更新的存储体201_1是由第一至第四更新存储体指定信号PREF_1至PREF_4来确定的。
更新控制器217产生更新控制信号RCON1和RCON2并将其提供给解码器215。可以有比二个更新控制信号RCON1和RCON2更多的更新控制信号。更新控制信号RCON1和RCON2控制被更新的存储体的选择。有关更新控制器217将在下面结合图6、7和8详细说明。
在自更新模式中解码器215对更新控制信号RCON1和RCON2进行解码以产生第一至第四更新存储体指定信号PREF_1至PREF_4。有关解码器215将在后面结合图9来说明。
在自更新模式中存储体选择解码器213接收第一至第四更新存储体指定信号PREF_1至PREF_4和内部地址RA1至RAn。存储体选择解码器213向由第一至第四更新存储体指定信号PREF_1至PREF_4及其组合所选择的该存储体的行解码器提供更新地址DRAai(这里，i是1至4的整数)。
例如，在第一存储体201_1(图2)由第一至第四更新存储体指定信号PREF_1至PREF_4选择并且随后被更新的情况下，内部地址RA1至RAn的数据作为更新地址DRAa1至DRAa4被提供给行解码器203_1，行解码器203_1选择存储体201_1的存储单元的行地址。有关存储体选择解码器213将在后面结合图10至13详细说明。
内部电压发生器219_i(这里，i是1至4的整数)向与各个存储体201_i有关的电路提供DC电压，并且可以包括从一反向偏压发生器、一内部电源电压发生器和其它内部电压发生电路所选择的一个或多个电路。在本发明的DRAM中，该内部电压发生器113_i存在于每个存储体，并且仅仅当在相应的存储体上执行一更新操作时才被启动驱动。这里，为了说明方便起见，对于自更新模式，代表性地说明启动用于每一存储体的内部电压发生器219_i的情况。但是，对于本领域的普通技术人员来说明显的是它可以应用于除了自更新模式之外的所有操作模式。
有关内部电压发生器219_i(i＝1...4)的典型的例子将在后面结合图14详细说明。
图3是图2中所示的更新进入检测器207的详细电路，和图4是图3所示的各种信号的时序图。参见图3和4，将说明更新进入检测器207的构成和操作。
该更新进入检测器207包括一进入检测部分301、一锁存部分303和一终止检测部分305。进入检测部分301借助于内部时钟信号PCLK、第一内部时钟启动信号PCKE1、芯片选择信号/CS、列地址选通信号/RAS和写启动信号/WE检测该进入自更新模式。换句话说，如果一半导体存储装置进入自更新模式，则进入检测部分301的输出信号N302将变换为逻辑“高”状态。
锁存部分303锁存进入检测部分301的输出信号N302以产生更新指令信号PRFH。如果自更新操作被终止，则终止检测部分305响应于第二内部时钟启动信号PCKE2将进入检测部分301的输出信号N302下拉到逻辑“低”状态。
内部时钟启动信号发生器307响应于时钟启动信号CKE产生第一和第二内部时钟启动信号PCKE1和PCKE2。内部时钟发生器309响应于时钟信号CLK产生内部时钟信号PCLK。
参见图4，时钟信号CLK是半导体存储装置的主时钟，内部时钟信号PCLK是一脉冲，该脉冲是以与时钟信号CLK的上升沿同步的关系而被激活的。时钟启动信号CKE是指定下一个时钟有效的信号。在本发明中当执行自更新操作时时钟启动信号CKE变为逻辑“低”。响应于时钟启动信号CKE的下降沿第一内部时钟启动信号PCKE1作为逻辑“高”脉冲而产生。响应于时钟启动信号CKE的上升沿第二内部时钟启动信号PCKE2作为逻辑“低”脉冲而产生。
因此，如果芯片选择信号/CS、列地址选通信号/CAS和行地址选通信号/RAS均启动为逻辑“低”电平并且时钟启动信号CKE变为逻辑“低”电平，则更新指令信号PRFH被锁存为逻辑“高”电平，这意味着进入自更新模式。另外，如果时钟启动信号CKE变为逻辑“高”电平，则更新指令信号PRFH被锁存为逻辑“低”电平，表示自更新模式的终止。
图5是图2所示的开关211的电路图。参见图2，开关211接收外部地址A1至An或计数地址FRA1至FRAn以产生内部地址RA1至RAn。换句话说，在该更新指令信号PRFH处于逻辑“高”电平的自更新模式期间，传送门501导通。因此，内部地址RA1至RAn被锁存为与计数地址FRA1至FRAn的数据相同的数据。另外，在该更新指令信号PRFH处于逻辑“低”电平的正常模式期间，传送门503导通。因此，内部地址RA1至RAn被锁存为与外部地址A1至An的数据相同的数据。应注意，每一个传送“门”表示多个“n”传送门，每个传送门用于每一地址总线FRAn，An上的一位。
图6是图2所示的更新控制器217的电路图，其中更新控制信号是由外部地址所产生。为了说明简明起见，例如，更新控制信号RCON1和RCON2是由外部地址位A10和A11所产生。在另一实施例中，外部地址没有必要是A10或A11。每一个更新控制信号RCON1/RCON2是由一个外部地址A10/A11产生的。
参见图6，更新控制器217包括传送门601、NMOS晶体管603和锁存器605。在模式寄存器设置信号PMRS处于逻辑“高”电平期间传送门601接收特定的外部地址A10和A11。这里，在DRAM控制信号的组合，例如/RAS、/CAS、/CS和/WE，均被激活期间模式寄存器设置信号PMRS被激活为逻辑“高”电平。
该NMOS晶体管603由一预充电信号PRE导通，该预充电信号PRE在电源电压的初始接通期间的一预置时间期间被激活为逻辑“高”电平。锁存器605锁存由外部地址A10和A11所产生的由传送门601所传送的信号N602，或预充电信号PRE。
因此，在预充电周期该更新控制信号RCON1和RCON2被锁存在逻辑“低”电平。在该预充电信号被锁定为一逻辑“低”电平之后，由传送门601传送处于逻辑“高”电平的模式寄存器设置信号PMRS期间输入的外部地址A10和A11。
在这阶段，更新控制信号RCON1和RCON2是由外部地址A10和A11所产生。换句话说，在外部地址A10和A11处于逻辑“高”电平的情况下，更新控制信号RCON1和RCON2被锁定在逻辑“高”电平。另外，在外部地址A10和A11处于逻辑“低”电平的情况下，更新控制信号RCON1和RCON2被锁定在逻辑“低”电平。
在图6所示的更新控制器217中，在外部地址A10和A11指定用于存储数据的存储体的情况下，在本发明的DRAM中的更新操作是仅仅相应于在其中存储了数据的存储体而执行的。
图7是在图2中所示的更新控制器217的另一电路图，其中更新控制信号RCON1和RCON2是由一控制熔丝控制的。这里，为了便于说明起见，更新控制信号RCON1和RCON2是由控制熔丝FUSE1和FUSE2所产生的。
图7所示的更新控制器217包括有控制熔丝FUSE1和FUSE2、NMOS晶体管701、锁存器703和缓冲器705。该MOS晶体管701具有相对大的电阻分量。因此，如果控制熔丝FUSE1和FUSE2被断开，则NMOS晶体管701的漏极部分N702变为“低”。这里，更新控制信号RCON1和RCON2被锁定为逻辑“高”电平。
在图7所示的这种更新控制器中，在存在有进一步提供通过指定用来存储数据的存储体的地址信息而执行控制熔丝FUSE1和FUSE2的切断的装置的情况下，在本发明的DRAM中的更新操作是仅仅相应于在其中存储了数据的存储体而执行的。
图8是在图2中所示的更新控制器217的又一电路图，如像图6一样，其中的更新控制信号是由外部地址所产生的。参见图8，更新控制器217包括传送门801和锁存器803。传送门801在第一内部时钟启动信号PCKE1和内部时钟信号PCLK处于逻辑“高”电平期间接收外部地址A10和A11。锁存器803锁存由传送门801传送的外部地址A10和A11，以产生更新控制信号RCON1和RCON2。换句话说，在外部地址A10和A11处于逻辑“高”电平的情况下，更新控制信号RCON1和RCON2被锁定于逻辑“高”电平。另外，在外部地址A10和A11处于逻辑“低”电平的情况下，更新控制信号RCON1和RCON2被锁定于逻辑“低”电平。
图9是图2中所示的解码器215的详细电路图。参见图9，该解码器215包括在该更新指令信号PRFH是处于逻辑“高”电平的更新模式操作期间被启动的四个“与非”门909、911、913和915，和用于对更新控制信号RCON1和RCON2解码的另外四个“与非”门901、903、905和907的组。
在更新模式中，如果更新控制信号RCON1和RCON2均处于逻辑“低”电平，则“与非”门901的输出信号N904变为“低”。相应地，“与非”门909的输出信号的第一更新存储体指定信号PREF_1变为“高”。
在更新模式中，如果更新控制信号RCON1处于逻辑“高”电平，而RCON2处于逻辑“低”电平，则“与非”门903的输出信号N904变为“低”。相应地，其为“与非”门911的输出信号的第二更新存储体指定信号PREF_2变为“高”。
在该更新模式中，如果更新控制信号RCON1处于逻辑“低”电平，并且RCON2处于逻辑“高”电平，则“与非”门905的输出信号N906变为“低”。相应地，其为“与非”门913的输出信号的第三更新存储体指定信号PREF_3变为“高”。
在该更新模式中，如果更新控制信号RCON1和RCON2二者均处于逻辑“高”电平，则“与非”门907的输出信号N908变为“低”。其为“与非”门915的输出信号的第四更新存储体指定信号PREF_4变为“高”。
图10是图2所示的存储体选择解码器213的电路图，其中一存储体由更新存储体指定信号选择。参见图10，该存储体选择解码器213包括四个缓冲器1001、1003、1005和1007以及四个预解码器1011、1013、1015和1017。
缓冲器1001、1003、1005和1007缓冲第一至第四更新存储体指定信号PREF_1至PREF_4，以产生第一至第四解码信号PREF_j(j＝a，b，c和d)。因此，第一至第四解码信号PREF_a至PREF_d表示与第一至第四更新存储体指定信号PREF_1至PREF_4相同的信息。参见图2，第一至第四解码信号PREF_a至PREF_d被分别提供给内部电压发生器219_1至219_4，以控制内部电压发生器219_1至219_4。
参见图10，预解码器1011、1013、1015和1017响应于第一至第四解码信号PREF_a至PREF_d而启动。另外，被启动的预解码器1011、1013、1015和1017接收内部地址RA1至RAn以产生更新地址DRAji(其中，j＝a，b，c和d，以及i＝1至n)。预解码器1011、1013、1015和1017将在后面结合图11和12详细说明。
图10示出了存储体选择解码器213的操作，现在将说明在其中第一更新存储体指定信号PREF_1被激活的情况。如果第一更新存储体指定信号PREF_1被激活，则第一解码信号PREF_a被激活。当第一解码信号PREF_a被激活时，第一预解码器1011被启动。因此，第一更新地址DRAai(i＝1至n)具有与内部地址RA1至RAn相同的信息。第一更新地址DRAai(i＝1至n)被传送到用于解码第一存储体201_1(图2)的行的第一行解码器203_1，随后传送到第一存储体201_1的更新存储单元。
当在存储体选择解码器213中第一更新存储体指定信号PREF_1被激活时，第二至第四更新存储体指定信号PREF_2至PREF_4不被激活并且第二至第四预解码器1013、1015和1017被截止。因此，第二至第四更新地址DRAji(其中，j＝b，c和d，以及i＝1至n)保持为预充电状态的逻辑“低”电平。因此，在第二至第四存储体201_2至201_4的存储单元中不执行更新操作。在实施使用如图10所示的存储体选择解码器213能够对每一存储体有选择地执行更新操作的DRAM的情况下，仅仅一个存储体被选择并且随后向其提供更新地址。
返回来参见图9和10，如下所示根据更新控制信号RCON1和RCON2来选择存储体。
              表1
    RCON1     RCON2     存储体选择
    0     0     第一存储体
    0     1     第二存储体
    1     0     第三存储体
    1     1     第四存储体
图11是图10中所示的预解码器的详细电路图。因为第一至第四预解码器是由相同的结构所实施的，所以将有代表性的说明第一解码器1011。
参见图11，第一预解码器1011是由“与非”门1101和反向器1103实现的。“与非”门1101是由第一解码信号PREF_a的激活而启动的。因此，该第一更新地址DRAai(i＝1至n)携带有如同内部地址Rai(i＝1至n)一样的信息。
图12是图10中所示的预解码器的另一详细电路图。参见图12，图1 2中所示的第一预解码器1011包括“与非”门1201、传送门1203、NMOS晶体管1205和锁存器1207。“与非”门1201接收第一解码信号PREF_a和第一预充电控制信号PDRE。另外，“与非”门1201的输出信号N1202控制传送门1203。在预充电期间第一预充电控制信号PDRE处于逻辑“低”并且在预充电周期之后到达“高”。
响应于“与非”门1201的输出信号N1202传送门1203接收内部地址RAi(i＝1至n)。响应于在预充电周期被激活的第二预充电控制信号PDRA，NMOS晶体管1205将其为第一预解码器1011的输出信号的第一更新地址DRAai(i＝1至n)预充电到逻辑“低”电平。锁存器1207锁定由传送门1203传送的信号或者由该NMOS晶体管1205预充电的信号。
因此，如果充电周期终止并且第一解码信号PREF_a被激活，则更新地址DRAai(i＝1至n)锁存具有与内部地址RAi(i＝1至n)相同的信息。
图13是图2所示的存储体选择解码器的另一电路图，其中被更新的存储体的数量可以可变地被控制。参见图13，存储体选择解码器213包括四个逻辑元件1301、1303、1305和1307以及四个预解码器1311、1313、1315和1317。
第一逻辑元件1301接收作为输入信号的第一至第四更新存储体指定信号PREF_i(i＝1至4)并且执行“或”操作以产生第一解码信号PREF_a′。第二逻辑元件1303接收作为输入信号的第二至第四更新存储体指定信号PREF_i(i＝2至4)并且执行“或”操作以产生第二解码信号PREF_b′。第三逻辑元件1305接收作为输入信号的第三和第四更新存储体指定信号PREF_i(i＝3和4)并且执行“或”操作以产生第三解码信号PREF_c′。第四逻辑元件1307接收作为输入信号的第四更新存储体指定信号PREF_4以产生第四解码信号PREF_d′。
如下所述根据第一至第四更新存储体指定信号PREF_i(i＝1至4)的激活控制解码信号。
如果第一更新存储体指定信号PREF_1被激活，则第一解码信号PREF_a′被激活并且第二至第四解码信号PREF_b′B被激活。因此，当第一更新地址DRAai(i＝1至n)具有与内部地址RA1至RAn相同的信息时，第二至第四更新地址DRAbi、DRAci和DRAdi(i＝1至n)保持为其为一预充电状态的逻辑“低”电平。因此，第一存储体201_1(图2)执行一更新操作和第二至第四存储体201_i(i＝2至4)不执行更新操作。
如果第二更新存储体指定信号PREF_2被激活，则第一解码信号PREF_a′和第二解码信号PREF_b′被激活并且第三和第四解码信号PREF_c′和PREF_d′不被激活。因此，当第一和第二更新地址DRAai和DRAbi(i＝1至n)具有与内部地址RA1至RAn相同的信息时，第三和第四更新地址DRAci和DRAdi(i＝1至n)保持为其为一预充电状态的逻辑“低”电平。因此，第一和第二存储体201_1和201_2执行一更新操作和第三至第四存储体201_3和201_4不执行更新操作。
如果第三更新存储体指定信号PREF_3被激活，则第一至第三解码信号PREF_a′、PREF_b′和PREF_c′被激活并且第四解码信号PREF_d′不被激活。因此，当第一至第三更新地址DRAai、DRAbi和DRAci(i＝1至n)具有与内部地址RA1至RAn相同的信息时，第四更新地址DRAdi(i＝1至n)保持为其为一预充电状态的逻辑“低”电平。因此，第一至第三存储体201_1、201_2和201_3执行一更新操作和第四存储体201_4不执行更新操作。
如果第四更新存储体指定信号PREF_4被激活，则第一至第四解码信号PREF_a′、PREF_b′、PREF_c′和PREF_d′均被激活。因此，第一至第四更新地址DRAai、DRAbi、DRAci和DRAdi(i＝1至n)具有与内部地址RA1至RAn相同的信息。因此，第一至第四存储体201_1、201_2、201_3和201_4执行一更新操作。
图13所示的第一至第四预解码器1311、1313、1315和1317可以具有与图10预解码器1011、1013、1015和1017相同的构成，故省略对其详细的描述。
图13所示的存储体选择解码器213可以具有可变化的预解码器数量。另外，在根据本发明的能够有选择的执行一更新操作的DRAM中，它能够有选择地仅仅更新具有在其中存储了数据的存储单元的存储体。另外，通过使用图13所示的存储体选择解码器可以改变被更新的存储体的数量。
图14是图1所示的内部电压发生器的电路图，其中的内部电源电压发生器是作为该内部电压发生器的例子说明的。但是，本发明还可以适用于一反向偏压发生器，这对于本领域的技术人员来说是很明显的。另外，虽然对第一内部电压发生器219_1作了示例性地说明，但是本发明也适用于第二到第四内部电压发生器219_i(i＝2至4)。
首先，在相应于第一存储体201_1(见图2)而执行更新操作的情况下，第一解码信号PREF_a到达“高”。然后，PMOS晶体管1401和1405截止而NMOS晶体管1407导通。因此，图14所示的内部电源电压发生器被启动以产生一内部电源电压PIVG，如同在常规技术中的一样。因为对于本领域的技术人员来说产生该内部电源电压PIVG的操作原理是公知的，所以省略对其的详细描述。
在相对于第一存储体201_1不执行更新操作的情况下，第一解码信号PREF_a到达“低”。然后，PMOS晶体管1401和1405导通和NMOS晶体管1407及PMOS晶体管1403截止。因此，图14所示的内部电源电压发生器被截止而终止操作。如上所述，图14所示的内部电源电压发生器的操作使得仅仅相应于在其中执行更新操作的存储体的内部电压发生器才执行操作。因此，相应于在其中不执行更新操作的存储体的内部电压发生器终止操作，从而大大减小了功耗。
除了上述用于在一个或多个所选择的存储体中执行全阵列自更新的优选实施例之外，本发明的其他实施例还提供了用于对于一个或多个所选择的存储体的一部分(一个或多个存储区)执行PASR(部分阵列自更新)的机理。更详细地说，本发明提供了对于一所选择的存储体的例如1/2，1/4，1/8或1/16执行PASR操作的机理。在本发明的一实施例中，通常一PASR操作是通过(1)在自更新操作期间通过一行地址计数器控制行地址的产生和(2)控制一自更新周期发生电路以调整从那里输出的自更新周期来执行的。如下所述，以在该PASR操作期间提供降低电流消耗的方式来调整自更新周期。在另一实施例中，PASR操作是通过在一自更新期间控制相应于部分单元阵列的一个或多个行地址来执行的，因此减小自更新电流消耗是通过禁止一存储体的未使用存储区的激活而实现的。
图15a和15b示例性的说明了在一半导体存储装置中多个存储体的一个存储体“B”的阵列分割。如上所述，一半导体装置的一存储单元阵列可使用存储体地址编码(例如，地址A12和13可用于生成4个存储体)而分割成几个存储体。另外，根据本发明，如图15a所示，使用一个地址(例如，A11)的地址编码的一存储体B被逻辑地分割为最好是相等大小的二个存储区(存储区1，存储区2)。在部分阵列自更新操作中，存储区1响应于逻辑电平“低”的地址A11而被存取或者存储区2响应于逻辑电平“高”的地址A11而被存取。换句话说，在部分阵列自更新操作中，仅仅是该存储体的二分之一(1/2)执行自更新(即，在存储区1执行自更新而在存储区2不执行自更新)。
另外，在图15b中，使用二个地址(例如，A10，A11)的地址编码的一存储体B被逻辑地分割为最好是相等大小的四个存储区(存储区1，存储区2，存储区3和存储区4)。在部分阵列自更新操作中，存储区1-4中的一个存储区可以通过相应的地址而被存取。例如，存储区1响应于逻辑电平“低”的地址A11和A10而被存取，存储区2响应于逻辑电平“低”的A11和逻辑电平“高”的A10而被存取。换句话说，在部分阵列自更新操作中，仅仅是该存储体的四分之一(1/4)执行自更新(即，存储区1中执行自更新而在存储区2-4中不执行自更新)。类似地，一存储体可以分别地使用3和4个地址(等等)而逻辑地分割为8和16个存储区，其中该存储体的1/8和1/16存储区被自更新。现在将对用于执行PASR操作的优选实施例作更详细的说明。
图16是根据本发明的实施例用于执行PASR操作的示意性电路图。图16说明了图2所示的内部地址发生器和计数器209的一实施例。图16的图进一步说明了根据本发明的一个方面用于通过自更新地址计数器产生屏蔽地址位和控制自更新周期的控制方法。图16的电路包括指令缓冲器1601、振荡器1602、自更新周期(PSELF)发生器1603、计数脉冲发生器1604、计数器1605、行地址缓冲器1606和行地址预解码器1607。
计数器1605包括多个周期计数器(例如，计数器0-计数器11)。在该半导体存储装置中的所使用的周期计数器的数量最好是等于所需的地址位的数量，以产生用于激活该字线的内部地址。例如，在图15a和15b的示例性实施例中，每一存储体的字线是4096个，需要12个地址位(CNT0-CNT11)。因此，在图16的示例性实施例中，计数器1605包括12个周期计数器。
指令缓冲器1601接收输入的一外部自更新指令信号(该信号被提供给半导体存储器芯片)并且响应于该信号输出一内部更新控制信号IN2。根据该控制信号IN2的逻辑电平，或者对于所选择的一个或多个存储体执行全阵列自更新操作，或者对于所选择的一个或多个存储体的一部分执行PASR操作。
更详细地说，在一实施例中，如果响应于自更新指令信号该控制信号IN2置为逻辑“高”，则对于所选择的一个或多个存储体将执行全阵列自更新操作。图17是用于说明对于所选择的一个或多个存储体执行全阵列自更新操作的控制信号的时序图。响应于逻辑“高”控制信号IN2，振荡器1602产生一信号POSC。POSC信号输入到PSELF发生器1603，该PSELF发生器产生具有预置周期“T”的PSELF脉冲信号，预置周期“T”比POSC脉冲信号的周期要大几倍。该计数脉冲发生器1604响应于包括PSELF控制信号的每个脉冲的上升沿产生一CNTP脉冲信号。CNTP信号被输入到该计数器1605从而产生地址信号CNT0至CNT11，这些地址信号通过PSELF信号的上升沿而被触发。该计数器顺序产生内部行地址，这些地址被输入到行地址缓冲器1606。因此，被缓冲的行地址通过行地址预解码器1607被解码，并且通过顺序激活该字线对所选择的存储体执行全自更新操作(如上所述)。每个字线的激活如图17所示。
因此，在对于一给定的所选择的存储体执行全阵列自更新操作的情况下，部分自更新信号IN2被固定为逻辑“高”电平，这样根据在更新操作期间所产生的计数脉冲信号CNTP的触发产生信号CNT11(如图17所示)。
另一方面，在根据本发明的一个方面的PASR操作的情况下，控制信号IN2被置为逻辑“低”电平。响应于逻辑“低”IN2信号，计数器11响应于CNTP信号而不操作，计数器11(即，CNT11)的地址位被屏蔽并且固定为逻辑“低”电平。图18是根据本方面的一实施例的一计数器的示意图。更详细地说，图18示出了在图16中表示的计数器1605的一周期计数器160511。该计数器1605_11包括多个“与非”缓冲器N1、N2(接收作为输入的IN2更新信号)，多个传送门t0-t3，和多个反向缓冲器I1-I4，所有的部件都如图所示地被连接。
如上所述，并且如由图18b的时序图所描述的那样，一为逻辑电平“低”的IN2信号被提供给计数器1605_11以中断该计数器的操作并且将该计数器的输出位(CNT11)维持为逻辑“低”电平，而不管CNT10的输入电平如何。计数器1605_11的操作如下简单所述。假设内部节点的初始状态为：n0(高)，n1(低)，n2(高)，n3(低)，n4(低)，n5(高)，CNT11(低)，IN2(高)。当CNTP10为低时，t3导通，n4为高，n3为高，n5为低和该最终的输出CNT11为高。当CNTP10为高时，t1导通，n0为低，n1为高，和n2为低。根据CNTP10的低电平CNT11的电平连续地改变。
另外，如图15(a)所示，为了防止在1/2PASR操作期间一存储体被更新两次，该更新周期的周期“T”被加倍(2T)，以便减小电流消耗。换句话说，在图15a的示例性实施例中，因为仅仅2047(210)个字线需要被激活，所以更新信号PSELF的周期“T”被加倍。更新信号PSELF的周期“T”响应于信号IN2而调整。图19是根据本发明的一实施例的PSELF发生器的示意性图。该PSELF发生器1603包括一n位计数器，其中用于产生PSELF信号的周期计数器(1603-1至1603-4)的数量根据信号IN2而变化。
更详细地说，在用于所选择的存储体的全阵列自更新操作的情况下，使用一预置数量的周期计数器(1603-1至1603-3)以产生自计数器N1603-3输出的QN或PSELF信号。响应逻辑“高”电平的IN2，POSC信号通过开关装置1603-5被直接转换到计数器01603-1，并且从PSELF发生器1603输出具有周期“T”的PSELF信号。
此外，在其中IN2具有逻辑“低”电平的PASR操作的情况下，通过开关1603-5将POSC信号送到附加的计数器1604-4，这样所产生的PSELF信号的周期是用于全阵列自更新操作的预置的自更新周期的两倍(2T)。对于使用的每个附加的计数器，PSELF的周期T被加倍。例如，图20描述了用于全阵列自更新操作、1/2PASR操作和1/4PASR操作的字线激活间隔的图。因此，对于1/4PASR操作，在PSELF发生器1603中的两个附加的计数器的使用将导致PSELF信号的周期为全阵列自更新操作的预置周期T的四倍(4T)。
图21是根据本发明的另一实施例的用于执行PASR操作的一电路的示意性图。除了计数器10 1605-10和计数器11 1605-11是通过输入到用于控制自更新间隔的PSELF发生器的控制信号IN3有选择的禁止/启动之外，图21电路的操作类似于上述图16电路的操作。通过控制信号IN3有选择地禁止周期计数器10和周期计数器11，可以分别屏蔽地址位CNT10和CNT11并且固定为所希望的电平，从而执行1/4PASR操作。
图22示出了根据本发明的自更新周期产生电路1603的一实施例，其中通过控制信号IN2和IN3有选择地将一更新周期控制为预置自更新周期“T”的两倍或四倍。该电路包括多个周期计数器1604、1605、1606和1607，一“或非”门1608，多个传送门1609、1610、1611，和多个反向缓冲器1612、1613、1614，所有的部件都如图所示地被连接。控制信号IN2用于启动1/2PASR操作和控制信号IN3用于启动1/4PASR操作。依据控制信号IN2和IN3的逻辑电平，振荡器信号POSC的路径将发生变化以得到所希望的从Q1周期计数器1604输出的PSELF信号。
更详细地说，假定周期计数器1604的输出是确定一当前周期的输出。在一实施例中，在全阵列自更新操作中，信号IN2和IN3被固定为具有逻辑“低”电平。传送门1609被激活而传送门1610和1611未被激活，这就使得信号POSC通过周期计数器1605和1604传送而产生具有周期“T”的PSELF信号(如在图23a的时序图所示)。在1/2PASR操作的情况下，信号IN2和IN3被分别固定为具有逻辑“高”电平和逻辑“低”电平。其结果，传送门1609和1611不被激活并且POSC信号通过周期计数器1606、1605和1604传送。计数器1604的输出(PSELF)具有一其为用于全阵列自更新的PSELF的周期的两倍的周期(如图23b的时序图所示)。另外，在1/4PASR操作中，信号IN2和IN3被分别固定为具有逻辑“低”电平和逻辑“高”电平，其结果传送门1611被激活而传送门1609和1610未被激活。POSC信号通过所有的周期计数器1606、1607、1605和1604被传送。因此计数器1604的输出信号具有的周期为用于全阵列自更新的预置周期“T”的四倍(如图23c的时序图所示)。
图24(a)和24(b)是描述根据本发明的另一实施例的周期计数器的示意性图。详细地说，图24(a)和24(b)示出了根据本发明的一实施例的用于提供例如1/4PASR操作的可以在图21的计数器1605中实施的周期计数器1605-11和1605-10的实施例。除了还包括如图所示连接的缓冲器反向器I6，以及传送门t5和t6之外，图24(a)和24(b)中所示的周期计数器和图18(a)中所示的周期计数器是类似的。另外，控制信号IN2和IN3每一个都分别包括二个位信号IN2A、IN2B和IN3A、IN3B，用于提供计数器位CNT11和CNT10的各个输出，同时还提供用于选择一所选择的存储体的存储区的地址位10和11的各个输出。例如，在一实施例中，根据下表基于1/4PASR操作所选择的存储体的存储区1-4中的一个存储区被更新：
    IN3     IN2     存储区
    IN3B/IN3A     IN2B/IN2A
    L/L     L/L     1
    H/L     L/L     2
    L/L     H/L     3
    H/L     H/L     4
根据本发明的另一实施例，用于执行PASR操作的第二控制方法是不控制相应的行地址计数器，而是控制相应于行地址的部分单元阵列的行地址，并且中断所选择的存储体的未使用存储区的激活。例如，再参见图15a，在存储区1中与自更新计数器有关的单元数据被放大。在存储区2中，即使自更新计数器被启动，一激活也以不是控制自更新地址计数器而是控制一地址的方式被中断。中断该激活是通过禁止提供给一行地址缓冲器或解码器的行地址来实施的。
图25是描述通过行地址缓冲器来中断行地址的激活的方法的行地址缓冲器1606的示意性图。如图所示，从计数器1605(图16)输出的地址位ADDR11由信号IN2屏蔽，从而行地址11被保持在逻辑电平“低”。因此，图15(a)中的存储区1被选择。
图26是根据本发明的用于中断在该行地址缓冲器中的一地址的激活的另一方法的行地址缓冲器的一部分。该电路包括多个反向器2601-2605，传送门2607和“或非”门2608。一地址位(即，ADDR11)被提供给反向器2601。信号IN4包括有提供给“或非”门2608的一个输入的PASR控制信号，和信号PRCNT包括有在更新操作期间被启动并且提供给传送门2607和反向器2602的一信号。当信号PRCNT被启动以变为逻辑“高”电平时，传送门2607向节点A传送从自更新计数器1605(例如，在图16中)产生的行地址ADDR。此时，如果信号IN4被固定具有逻辑“低”电平，则节点A的信号作为内部行地址信号RAIJ通过“或非”门被输出。因此，执行全阵列自更新操作。另一方面，如果信号IN4被固定具有逻辑“高”电平，则输出信号RAIJ保持为逻辑“低”电平。因此，执行PASR操作。
在本发明的另一实施例中，通过中断提供给行地址预解码器1607的一行地址而中断激活所选择存储体的未使用存储区的行地址。图27是用于中断激活一行地址的行地址解码器的示意性图。该电路包括“与非”门2701、多个反向器2702-2704以及传送门2705，所有这些部件都如图所示地被连接。信号PDRAE是启动该行解码器的信号，和控制信号IN5是一PASR控制信号。在全阵列自更新操作的情况下，如果信号PDRAE和IN5每一个都固定为逻辑“高”电平，则行地址信号RA通过传送门2705被传送并且作为更新地址DRA输出。另一方面，在PASR操作的情况下，如果信号PDRAE被固定为逻辑“高”电平和控制信号IN5固定具有逻辑“低”电平，则信号RA被中断。因此，执行PASR操作。
虽然本发明结合优选实施例作了详细的描述和说明，但应当了解的是本领域的普通技术人员在不超出由所附权利要求所确定的本发明的精神和范围的情况下，可以对本发明的形式和细节作各种变化。

Claims (28)

1.一种存储装置，包括：
多个存储体，每一个存储体包含有多个存储区；和
一自更新控制电路，用于选择多个存储体中的一个并且在所选择的存储体的多个存储区中的一个存储区中执行自更新操作。
2.如权利要求1的存储装置，其中该自更新控制电路包括：
一自更新地址计数器，用于产生行地址数据；
一自更新周期产生电路，用于产生一自更新周期信号；
其中自更新地址计数器响应于一自更新指令信号以屏蔽一个或多个地址数据位，并且其中自更新周期产生电路响应于该自更新指令信号以增加该自更新周期信号的周期。
3.如权利要求2的存储装置，其中该自更新周期信号的周期随着被屏蔽的地址数据位的增加而增加。
4.如权利要求2的存储装置，其中一被屏蔽的地址数据位是固定电平。
5.如权利要求1的存储装置，其中该自更新控制电路包括多个用于选择在该存储体中的存储单元的字线的行解码器，其中与所选择的存储体相关的一行解码器响应用于中断激活与所选择的存储体的未选择部分相关的字线的自更新指令信号。
6.如权利要求1的存储装置，其中该自更新控制电路包括一地址缓冲器，该地址缓冲器响应用于中断至少一个与所选择的存储体的未选择部分相关的行地址信号的自更新指令信号。
7.一种用于控制在一半导体存储装置中的自更新操作的方法，包括有步骤：
选择多个存储体中的一个，其中每一个存储体包含有多个存储区；
在一更新操作中选择所选择的存储体的一存储区进行更新；和
在该更新操作中中断与在所选择的存储体中的未选择的存储区相关的字线的激活。
8.如权利要求7的方法，其中选择在所选择的存储体中的存储单元的一存储区的步骤包括：
产生一自更新指令信号；
响应于自更新指令信号屏蔽一个或多个行地址数据位；和
选择用于该更新操作的通过该被屏蔽位寻址的存储单元的存储区。
9.如权利要求8的方法，其中屏蔽该位的步骤包括将该位设置为固定电平。
10.如权利要求9的方法，其中根据该屏蔽位的固定值选择该存储单元的存储区。
11.如权利要求8的方法，进一步包括步骤：
产生用于控制该更新操作的自更新周期信号；
根据自更新指令信号增加自更新周期信号的周期。
12.一种用于控制在一半导体存储装置中的自更新操作的方法，包括有步骤：
在自更新操作期间产生一控制信号；
响应于该控制信号屏蔽至少一个行地址；
利用未屏蔽的行地址对在半导体存储装置中的存储体的一部分执行一自更新操作。
13.如权利要求12的方法，其中屏蔽至少一个行地址的步骤包括中断周期计数器的操作以将一地址位设置为固定电平。
14.如权利要求13的方法，还包括响应于该控制信号而增加自更新周期信号的周期的步骤。
15.如权利要求12的方法，还包括利用被屏蔽的地址选择存储体的一部分的步骤。
16.如权利要求12的方法，其中屏蔽至少一个行地址的步骤包括中断相应于该存储体的未使用部分的行地址的激活的步骤。
17.如权利要求16的方法，其中中断一行地址的激活的步骤是在一行地址缓冲器中执行的。
18.如权利要求16的方法，其中中断一行地址的激活的步骤是在一行地址预解码器中执行的。
19.一种在半导体存储装置中执行PASR(部分阵列自更新)操作的电路，该电路包括：
第一脉冲发生器，用于在该半导体存储装置的更新操作期间产生一自更新周期信号，其中该自更新周期信号包括一预置的周期T；和
一计数器，包括多个用于响应于该自更新周期信号产生行地址数据的周期计数器，其中在该半导体存储装置的自更新操作期间该行地址数据被解码以激活一存储体的字线，
其中在PASR操作期间，响应于PASR控制信号该计数器中断一周期计数器的操作以屏蔽从该计数器输出的一地址位，并且其中第一脉冲发生器响应于PASR控制信号以增加该自更新周期信号的预置周期T。
20.如权利要求19的电路，还包括一指令缓冲器，用于接收外部自更新指令信号并且输出PASR控制信号。
21.如权利要求19的电路，还包括第二脉冲发生器，其中该第二脉冲发生器响应于自更新周期信号而输出一计数器控制信号以控制该计数器的操作。
22.如权利要求19的电路，还包括一行地址缓冲器，用于接收从该计数器输出的行地址数据。
23.如权利要求19的电路，还包括一振荡器，用于产生一振荡信号以控制第一脉冲发生器的操作。
24.如权利要求23的电路，其中该第一脉冲发生器包括多个周期计数器，其中该振荡信号根据该PASR控制信号通过所选择的周期计数器组而被处理，以调整从第一脉冲发生器输出的自更新周期信号的周期。
25.一种在半导体存储装置中执行PASR(部分阵列自更新)操作的电路，该电路包括：
第一脉冲发生器，用于在该半导体存储装置的更新操作期间产生一自更新周期信号；
一计数器，包括多个用于响应该自更新周期信号产生行地址数据的周期计数器，其中在该半导体存储装置的更新操作期间该行地址数据被解码以激活一存储体的字线；
一行地址缓冲器，用于接收从该计数器输出的行地址数据并输出行地址；
一行预解码器，用于解码从行地址缓冲器输出的行地址以产生自更新地址信号，在该半导体存储装置的更新操作期间该自更新地址信号被处理以激活一存储体的字线，
其中在PASR操作期间，响应于PASR控制信号该行地址缓冲器屏蔽一个或多个行地址数据的地址位以禁止相应于一存储体的未使用部分的字线的激活。
26.如权利要求25的电路，其中在PASR操作期间被屏蔽的地址位是固定电平。
27.一种在半导体存储装置中执行PASR(部分阵列自更新)操作的电路，该电路包括：
第一脉冲发生器，用于在该半导体存储装置的更新操作期间产生一自更新周期信号；
一计数器，包括多个用于响应于该自更新周期信号产生行地址数据的周期计数器，其中在该半导体存储装置的更新操作期间该行地址数据被解码以激活一存储体的字线；
一行地址缓冲器，用于接收从该计数器输出的行地址数据并输出行地址；
一行预解码器，用于解码从行地址缓冲器输出的行地址以产生自更新地址信号，在该半导体存储装置的更新操作期间该自更新地址信号被处理以激活一存储体的字线，
其中在PASR操作期间，响应于PASR控制信号该行预解码器屏蔽一个或多个行地址数据的地址位以禁止相应于一存储体的未使用部分的字线的激活。
28.如权利要求27的电路，其中在PASR操作期间被屏蔽的地址位是固定电平。
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