JPH06333390A - ダイナミックメモリリフレッシュ回路 - Google Patents
ダイナミックメモリリフレッシュ回路Info
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- JPH06333390A JPH06333390A JP5118341A JP11834193A JPH06333390A JP H06333390 A JPH06333390 A JP H06333390A JP 5118341 A JP5118341 A JP 5118341A JP 11834193 A JP11834193 A JP 11834193A JP H06333390 A JPH06333390 A JP H06333390A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭのフレッシュ動作中のアクセス調停
に関し、ＤＲＡＭのアクセス待ち時間を小さくする事を
目的とする。 【構成】 ＤＲＡＭ２をアクセスする中央処理装置１
と、該ＤＲＡＭ２をリフレッシュするリフレッシュ制御
部５と、前記ＤＲＡＭ２への多重アドレスを出力するア
ドレス多重部４および、前記ＤＲＡＭ２の動作状態を決
めるタイミング生成部３からなる回路において、前記中
央処理装置１からのアドレスとリフレッシュ制御部５か
らのアドレスを比較するアドレス比較部６と、該アドレ
ス比較部６からの比較結果と前記アクセスサイズ信号を
みて、前記リフレッシュ要求をマスクするマスク信号を
出力するリフレッシュ要求マスク制御部７を設けるよう
に構成する。
に関し、ＤＲＡＭのアクセス待ち時間を小さくする事を
目的とする。 【構成】 ＤＲＡＭ２をアクセスする中央処理装置１
と、該ＤＲＡＭ２をリフレッシュするリフレッシュ制御
部５と、前記ＤＲＡＭ２への多重アドレスを出力するア
ドレス多重部４および、前記ＤＲＡＭ２の動作状態を決
めるタイミング生成部３からなる回路において、前記中
央処理装置１からのアドレスとリフレッシュ制御部５か
らのアドレスを比較するアドレス比較部６と、該アドレ
ス比較部６からの比較結果と前記アクセスサイズ信号を
みて、前記リフレッシュ要求をマスクするマスク信号を
出力するリフレッシュ要求マスク制御部７を設けるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリを
使用した大容量メモリシステムに係り、特に中央処理装
置のアクセス時におけるリフレッシュ動作およびリフレ
ッシュ動作中のアクセス調停に関するものである。
使用した大容量メモリシステムに係り、特に中央処理装
置のアクセス時におけるリフレッシュ動作およびリフレ
ッシュ動作中のアクセス調停に関するものである。
【０００２】
【従来の技術】近年、大容量メモリを必要とする装置
に、メモリ容量およびプリント板の実装密度の点からダ
イナミックメモリ（例えば、ダイナミックランダムアク
セスメモリ：ＤＲＡＭ）を使用することが増大してきて
おり、該ダイナミックメモリのリフレッシュ動作の改善
が望まれている。
に、メモリ容量およびプリント板の実装密度の点からダ
イナミックメモリ（例えば、ダイナミックランダムアク
セスメモリ：ＤＲＡＭ）を使用することが増大してきて
おり、該ダイナミックメモリのリフレッシュ動作の改善
が望まれている。
【０００３】以下において、図４と図５を用いて従来技
術を説明する。図４は従来の一実施例回路の構成を示す
図であり、図５は従来の一実施例回路の動作状態を示す
図である。
術を説明する。図４は従来の一実施例回路の構成を示す
図であり、図５は従来の一実施例回路の動作状態を示す
図である。
【０００４】図４において、21は中央処理装置（ＣＰ
Ｕ）、22はダイナミックメモリ（ＤＲＡＭ）、23はリフ
レッシュ制御部である。また、24はアドレス多重部、25
はタイミング生成部である。
Ｕ）、22はダイナミックメモリ（ＤＲＡＭ）、23はリフ
レッシュ制御部である。また、24はアドレス多重部、25
はタイミング生成部である。
【０００５】図５は図４の各回路部位に記載の信号の内
容であり、(a) はＣＰＵ21の動作を示し、(b) はＣＰＵ
21からＤＲＡＭ22へのアドレスを示し、(c) はリフレッ
シュ制御部23の動作状態を示し、(d) はリフレッシュ制
御部23からＤＲＡＭ22へのリフレッシュアドレスを示
す。
容であり、(a) はＣＰＵ21の動作を示し、(b) はＣＰＵ
21からＤＲＡＭ22へのアドレスを示し、(c) はリフレッ
シュ制御部23の動作状態を示し、(d) はリフレッシュ制
御部23からＤＲＡＭ22へのリフレッシュアドレスを示
す。
【０００６】図４に示すように、ＣＰＵ21はデータを格
納しているＤＲＡＭ22を制御するために、アクセス対応
のアドレス(b) およびアドレスセレクト（ＡＳ）と読み
出しと書き込み用のＲ／Ｗ信号よりなる制御信号を出力
し、該アドレス(b) はアドレス多重部24に、また、該制
御信号はタイミング生成部25に加える。
納しているＤＲＡＭ22を制御するために、アクセス対応
のアドレス(b) およびアドレスセレクト（ＡＳ）と読み
出しと書き込み用のＲ／Ｗ信号よりなる制御信号を出力
し、該アドレス(b) はアドレス多重部24に、また、該制
御信号はタイミング生成部25に加える。
【０００７】リフレッシュ制御部23は自走を繰り返しな
がら定期的に、データを格納しているＤＲＡＭ22に対す
るリフレッシュ制御のためリフレッシュアドレス(d) と
リフレッシュ要求を出力し、該リフレッシュアドレス
(d) はアドレス多重部24に、該リフレッシュ要求はタイ
ミング生成部25に加える。
がら定期的に、データを格納しているＤＲＡＭ22に対す
るリフレッシュ制御のためリフレッシュアドレス(d) と
リフレッシュ要求を出力し、該リフレッシュアドレス
(d) はアドレス多重部24に、該リフレッシュ要求はタイ
ミング生成部25に加える。
【０００８】一般的に、ＣＰＵ21とリフレッシュ制御部
23の両回路の動作は非同期の関係にあり、前記のアドレ
ス(b) とリフレッシュアドレス(d) の競合時は、先行側
が優先し、後行側は待たされるようになる。
23の両回路の動作は非同期の関係にあり、前記のアドレ
ス(b) とリフレッシュアドレス(d) の競合時は、先行側
が優先し、後行側は待たされるようになる。
【０００９】アドレス多重部24は、ＣＰＵ21よりのアド
レス(b) とリフレッシュ制御部23よりのリフレッシュア
ドレス(d) とを解析し、ＤＲＡＭ22への列アドレス（Ｃ
Ａ）と行アドレス（ＲＡ）を多重化した多重アドレスを
つくり、かつ該アドレス解析結果をタイミング生成部25
に送る。
レス(b) とリフレッシュ制御部23よりのリフレッシュア
ドレス(d) とを解析し、ＤＲＡＭ22への列アドレス（Ｃ
Ａ）と行アドレス（ＲＡ）を多重化した多重アドレスを
つくり、かつ該アドレス解析結果をタイミング生成部25
に送る。
【００１０】タイミング生成部25は、ＣＰＵ21よりの制
御信号とリフレッシュ制御部23よりのリフレッシュ要求
およびアドレス多重部24よりのアドレス解析結果をみ
て、ＤＲＡＭ22のためのチップセレクト（ＣＳ）と書き
込みイネーブル（ＷＥ）と出力イネーブル（ＯＥ）およ
び列アドレスストローブ（ＲＡＳ）と行アドレスストロ
ーブ（ＣＡＳ）よりなるダイナミックメモリ制御信号を
つくる。
御信号とリフレッシュ制御部23よりのリフレッシュ要求
およびアドレス多重部24よりのアドレス解析結果をみ
て、ＤＲＡＭ22のためのチップセレクト（ＣＳ）と書き
込みイネーブル（ＷＥ）と出力イネーブル（ＯＥ）およ
び列アドレスストローブ（ＲＡＳ）と行アドレスストロ
ーブ（ＣＡＳ）よりなるダイナミックメモリ制御信号を
つくる。
【００１１】上記の動作により、ＣＰＵ21よりのアドレ
ス(b) がリフレッシュ制御部23よりリフレッシュアドレ
ス(d) に先行する時は、多重アドレスとダイナミックメ
モリ制御信号とが有効になり、ＤＲＡＭ22へ読み出しと
書き込みにいく。
ス(b) がリフレッシュ制御部23よりリフレッシュアドレ
ス(d) に先行する時は、多重アドレスとダイナミックメ
モリ制御信号とが有効になり、ＤＲＡＭ22へ読み出しと
書き込みにいく。
【００１２】反対に、リフレッシュ制御部23のリフレッ
シュアドレス(d) がＣＰＵ21のアドレス(b) に先行する
時は、タイミング生成部25よりのダイナミックメモリ制
御信号中のＲＡＳおよびＣＡＳのみが有効になり、該Ｒ
ＡＳとＣＡＳが指定するＤＲＡＭ22のメモリ素子のリフ
レッシュにいく。
シュアドレス(d) がＣＰＵ21のアドレス(b) に先行する
時は、タイミング生成部25よりのダイナミックメモリ制
御信号中のＲＡＳおよびＣＡＳのみが有効になり、該Ｒ
ＡＳとＣＡＳが指定するＤＲＡＭ22のメモリ素子のリフ
レッシュにいく。
【００１３】以下において、従来例のリフレッシュ回路
の動作について、図５に図４を併用してさらに詳しく説
明する。図５において、区間(1) 〜(3) はＣＰＵ21より
のアドレス(b) とリフレッシュ制御部23よりのリフレッ
シュアドレス(d) が全く競合していない場合である。
の動作について、図５に図４を併用してさらに詳しく説
明する。図５において、区間(1) 〜(3) はＣＰＵ21より
のアドレス(b) とリフレッシュ制御部23よりのリフレッ
シュアドレス(d) が全く競合していない場合である。
【００１４】区間(1) ではＣＰＵ21の動作(a) は既にＤ
ＲＡＭアクセス状態にあり、アドレス(b) は例えば０番
地である。なお、リフレッシュ制御部23の動作(c) は自
走のノーマル状態にあり、リフレッシュアドレス(d) は
何も出力しないdon't careの状態になる。この場合に
は、ＤＲＡＭ21では０番地の読み出しと書き込みが行わ
れる。
ＲＡＭアクセス状態にあり、アドレス(b) は例えば０番
地である。なお、リフレッシュ制御部23の動作(c) は自
走のノーマル状態にあり、リフレッシュアドレス(d) は
何も出力しないdon't careの状態になる。この場合に
は、ＤＲＡＭ21では０番地の読み出しと書き込みが行わ
れる。
【００１５】区間(2) ではＣＰＵ21の動作(a) はＤＲＡ
Ｍ22以外へのアクセスまたは何もアクセスのない任意処
理アクセス状態にあり、アドレス(b) は任意番地であ
る。なお、リフレッシュ制御部23の動作(c) は自走のノ
ーマル状態にあり、リフレッシュアドレス(d) は何も出
力しないdon't careの状態になる。
Ｍ22以外へのアクセスまたは何もアクセスのない任意処
理アクセス状態にあり、アドレス(b) は任意番地であ
る。なお、リフレッシュ制御部23の動作(c) は自走のノ
ーマル状態にあり、リフレッシュアドレス(d) は何も出
力しないdon't careの状態になる。
【００１６】区間(3) ではＣＰＵ21の動作(a) はＤＲＡ
Ｍ以外のアクセス状態にあり、アドレス(b) はＤＲＡＭ
空間以外の番地である。なお、リフレッシュ制御部23の
動作(c) はリフレッシュ状態にあり、リフレッシュアド
レス(d) はＣＰＵ21対応の０番地になり、該０番地のリ
フレッシュアドレス(d) によりＤＲＡＭ22のリフレッシ
ュが行われる。
Ｍ以外のアクセス状態にあり、アドレス(b) はＤＲＡＭ
空間以外の番地である。なお、リフレッシュ制御部23の
動作(c) はリフレッシュ状態にあり、リフレッシュアド
レス(d) はＣＰＵ21対応の０番地になり、該０番地のリ
フレッシュアドレス(d) によりＤＲＡＭ22のリフレッシ
ュが行われる。
【００１７】区間(4) 〜(5) はリフレッシュ制御部23よ
りのリフレッシュアドレス(d) がＣＰＵ21よりのアドレ
ス(b) に先行する場合である。区間(4) ではＣＰＵ21の
動作(a) は競合時のＤＲＡＭアクセス待ち状態にあり、
アドレス(b) は例えば１番地である。なお、リフレッシ
ュ制御部23の動作(c)はＣＰＵ21より先行のリフレッシ
ュ状態にあり、リフレッシュアドレス(d) はＣＰＵ21と
同一の１番地になり、該１番地のアドレス(b) によりＤ
ＲＡＭ22のリフレッシュが行われる。
りのリフレッシュアドレス(d) がＣＰＵ21よりのアドレ
ス(b) に先行する場合である。区間(4) ではＣＰＵ21の
動作(a) は競合時のＤＲＡＭアクセス待ち状態にあり、
アドレス(b) は例えば１番地である。なお、リフレッシ
ュ制御部23の動作(c)はＣＰＵ21より先行のリフレッシ
ュ状態にあり、リフレッシュアドレス(d) はＣＰＵ21と
同一の１番地になり、該１番地のアドレス(b) によりＤ
ＲＡＭ22のリフレッシュが行われる。
【００１８】区間(5) ではＣＰＵ21の動作(a) はＤＲＡ
Ｍ22のリフレッシュが終了した後のＤＲＡＭアクセス状
態に移っており、アドレス(b) は１番地のままである。
なお、リフレッシュ制御部23の動作(c) は自走のノーマ
ル状態に移り、リフレッシュアドレス(d) は何も出力し
ないdon't careの状態になる。
Ｍ22のリフレッシュが終了した後のＤＲＡＭアクセス状
態に移っており、アドレス(b) は１番地のままである。
なお、リフレッシュ制御部23の動作(c) は自走のノーマ
ル状態に移り、リフレッシュアドレス(d) は何も出力し
ないdon't careの状態になる。
【００１９】さらに、区間(6) 〜(7) はＣＰＵ21よりの
アドレス(b) がリフレッシュ制御部23よりのリフレッシ
ュアドレス(d) に先行する場合である。区間(6) ではＣ
ＰＵ21の動作(a) は既にＤＲＡＭアクセス状態にあり、
アドレス(b) は例えば２番地である。なお、後行のリフ
レッシュ制御部23の動作(c) はリフレッシュ待ち状態に
なり、リフレッシュアドレス(d) はdon't careの状態に
なる。
アドレス(b) がリフレッシュ制御部23よりのリフレッシ
ュアドレス(d) に先行する場合である。区間(6) ではＣ
ＰＵ21の動作(a) は既にＤＲＡＭアクセス状態にあり、
アドレス(b) は例えば２番地である。なお、後行のリフ
レッシュ制御部23の動作(c) はリフレッシュ待ち状態に
なり、リフレッシュアドレス(d) はdon't careの状態に
なる。
【００２０】区間(7) ではＣＰＵ21の動作(a) はＤＲＡ
ＭアクセスよりＤＲＡＭアクセス以外の処理状態に移っ
ており、アドレス(b) はＤＲＡＭ空間以外の番地にな
る。なお、リフレッシュ制御部23の動作(c) はリフレッ
シュ待ち後のリフレッシュに移り、リフレッシュアドレ
ス(d) はＣＰＵ21と同一の２番地になり、該２番地のア
ドレス(b) によりＤＲＡＭ22のリフレッシュが行われ
る。
ＭアクセスよりＤＲＡＭアクセス以外の処理状態に移っ
ており、アドレス(b) はＤＲＡＭ空間以外の番地にな
る。なお、リフレッシュ制御部23の動作(c) はリフレッ
シュ待ち後のリフレッシュに移り、リフレッシュアドレ
ス(d) はＣＰＵ21と同一の２番地になり、該２番地のア
ドレス(b) によりＤＲＡＭ22のリフレッシュが行われ
る。
【００２１】上記したように、従来技術においては、Ｄ
ＲＡＭに対するアクセス番地とリフレッシュ動作要求時
のアドレスが競合状態の時には何れかを待機させてい
る。また、同一番地にアクセスとリフレッシュサイクル
が競合した場合でも、本来ならば不要なリフレッシュ動
作が行えるようになる。
ＲＡＭに対するアクセス番地とリフレッシュ動作要求時
のアドレスが競合状態の時には何れかを待機させてい
る。また、同一番地にアクセスとリフレッシュサイクル
が競合した場合でも、本来ならば不要なリフレッシュ動
作が行えるようになる。
【００２２】
【発明が解決しようとする課題】従って、ＤＲＡＭに対
するアクセス番地とリフレッシュ動作要求時のアドレス
が競合時には何れかを待機させる必要があるという課題
がなる。
するアクセス番地とリフレッシュ動作要求時のアドレス
が競合時には何れかを待機させる必要があるという課題
がなる。
【００２３】また、アドレスとリフレッシュアドレスが
一致した場合、不要なリフレッシュ動作を再実行してい
るため、ＤＲＡＭのアクセス待ち時間が生じているとい
う課題がある。
一致した場合、不要なリフレッシュ動作を再実行してい
るため、ＤＲＡＭのアクセス待ち時間が生じているとい
う課題がある。
【００２４】本発明は、ＤＲＡＭのアクセス待ち時間を
小さくする事を目的とする。
小さくする事を目的とする。
【００２５】
【課題を解決するための手段】上記の目的を達成するた
め、図１に示すごとく、ダイナミックメモリ２をアクセ
スするためのアドレスと制御信号およびアクセスサイズ
信号を出力する中央処理装置１と、前記ダイナミックメ
モリ２をリフレッシュするためのリフレッシュアドレス
とリフレッシュ要求を出力するリフレッシュ制御部５
と、前記アドレスとリフレッシュアドレスを多重化して
前記ダイナミックメモリ２をアクセスする多重アドレス
を出力するアドレス多重部４および、前記の中央処理装
置１からの制御信号とリフレッシュ制御部５からのリフ
レッシュ要求をもとにダイナミックメモリ２の動作状態
を決定するダイナミックメモリ制御信号をつくるタイミ
ング生成部３からなる回路において、前記中央処理装置
１のアドレスとリフレッシュ制御部５のアドレスを比較
するアドレス比較部６と、該アドレス比較部６の比較結
果と前記アクセスサイズ信号をみて、前記リフレッシュ
要求をマスクするマスク信号を出力するリフレッシュ要
求マスク制御部７を設け、前記のアドレスとリフレッシ
ュアドレスの競合時に、前記リフレッシュ要求をマスク
することによりダイナミックメモリ２のアクセス待ち動
作を減少するように構成する。
め、図１に示すごとく、ダイナミックメモリ２をアクセ
スするためのアドレスと制御信号およびアクセスサイズ
信号を出力する中央処理装置１と、前記ダイナミックメ
モリ２をリフレッシュするためのリフレッシュアドレス
とリフレッシュ要求を出力するリフレッシュ制御部５
と、前記アドレスとリフレッシュアドレスを多重化して
前記ダイナミックメモリ２をアクセスする多重アドレス
を出力するアドレス多重部４および、前記の中央処理装
置１からの制御信号とリフレッシュ制御部５からのリフ
レッシュ要求をもとにダイナミックメモリ２の動作状態
を決定するダイナミックメモリ制御信号をつくるタイミ
ング生成部３からなる回路において、前記中央処理装置
１のアドレスとリフレッシュ制御部５のアドレスを比較
するアドレス比較部６と、該アドレス比較部６の比較結
果と前記アクセスサイズ信号をみて、前記リフレッシュ
要求をマスクするマスク信号を出力するリフレッシュ要
求マスク制御部７を設け、前記のアドレスとリフレッシ
ュアドレスの競合時に、前記リフレッシュ要求をマスク
することによりダイナミックメモリ２のアクセス待ち動
作を減少するように構成する。
【００２６】
【作用】本発明は図１に示す構成において、アドレス比
較部６でＣＰＵ１からのＤＲＡＭ２のアドレスとリフレ
ッシュ動作時のリフレッシュアドレスを比較して一致を
取り、一致している場合はリフレッシュ要求マスク制御
部７へアドレス一致信号を送出するようにする。
較部６でＣＰＵ１からのＤＲＡＭ２のアドレスとリフレ
ッシュ動作時のリフレッシュアドレスを比較して一致を
取り、一致している場合はリフレッシュ要求マスク制御
部７へアドレス一致信号を送出するようにする。
【００２７】そして、リフレッシュ要求マスク制御部７
でアドレス一致信号が検出されたら、ＣＰＵ１からのア
クセス幅を通知するアクセスサイズ信号によりリフレッ
シュ要求をアクセス幅に対応してマスクするようにし、
前記アドレスとリフレッシュアドレスアクセスの競合頻
度を減少させるようにしている。
でアドレス一致信号が検出されたら、ＣＰＵ１からのア
クセス幅を通知するアクセスサイズ信号によりリフレッ
シュ要求をアクセス幅に対応してマスクするようにし、
前記アドレスとリフレッシュアドレスアクセスの競合頻
度を減少させるようにしている。
【００２８】
【実施例】以下において、図２と図３を用いて本発明を
説明する。図２は本発明の一実施例回路の構成を示す図
であり、図３は本発明の一実施例回路の動作状態を示す
図である。
説明する。図２は本発明の一実施例回路の構成を示す図
であり、図３は本発明の一実施例回路の動作状態を示す
図である。
【００２９】図２において、11は中央処理装置（ＣＰ
Ｕ）、12はダイナミックメモリ（ＤＲＡＭ）である。ま
た、13はＤＲＡＭ制御部、15はリフレッシュ制御部、16
はアドレス比較部、17はリフレッシュ要求マスク制御
部、18はＡＮＤゲートである。
Ｕ）、12はダイナミックメモリ（ＤＲＡＭ）である。ま
た、13はＤＲＡＭ制御部、15はリフレッシュ制御部、16
はアドレス比較部、17はリフレッシュ要求マスク制御
部、18はＡＮＤゲートである。
【００３０】図３は図２の各回路部位に記載の信号の内
容であり、(a) はＣＰＵ11の動作を示し、(b) はＣＰＵ
11からのアドレスを示し、(c) はリフレッシュ制御部15
からのリフレッシュ要求を示し、(d) はリフレッシュ制
御部15からのリフレッシュアドレスを示す。また、(e)
はＤＲＡＭ12の動作を示し、(f) はリフレッシュ要求マ
スク制御部17からのマスク信号を示す。
容であり、(a) はＣＰＵ11の動作を示し、(b) はＣＰＵ
11からのアドレスを示し、(c) はリフレッシュ制御部15
からのリフレッシュ要求を示し、(d) はリフレッシュ制
御部15からのリフレッシュアドレスを示す。また、(e)
はＤＲＡＭ12の動作を示し、(f) はリフレッシュ要求マ
スク制御部17からのマスク信号を示す。
【００３１】図２に示すように、ＣＰＵ11はデータを格
納しているＤＲＡＭ12を制御するために、アクセス番地
対応のアドレス(b) およびアドレスセレクト（ＡＳ）と
Ｒ／Ｗ信号からなる制御信号を出力し、該アドレス(b)
はＤＲＡＭ制御部13とアドレス比較部16に、また、該制
御信号はＤＲＡＭ制御部13に加える。
納しているＤＲＡＭ12を制御するために、アクセス番地
対応のアドレス(b) およびアドレスセレクト（ＡＳ）と
Ｒ／Ｗ信号からなる制御信号を出力し、該アドレス(b)
はＤＲＡＭ制御部13とアドレス比較部16に、また、該制
御信号はＤＲＡＭ制御部13に加える。
【００３２】リフレッシュ制御部15は自走を繰り返しな
がら定期的に、データを格納しているＤＲＡＭ12に対す
るリフレッシュ制御のためリフレッシュアドレス(d) と
リフレッシュ要求を出力し、該リフレッシュアドレス
(d) はＤＲＡＭ制御部13とアドレス比較部16に、また、
リフレッシュ要求はＡＮＤゲート18に加える。
がら定期的に、データを格納しているＤＲＡＭ12に対す
るリフレッシュ制御のためリフレッシュアドレス(d) と
リフレッシュ要求を出力し、該リフレッシュアドレス
(d) はＤＲＡＭ制御部13とアドレス比較部16に、また、
リフレッシュ要求はＡＮＤゲート18に加える。
【００３３】従来技術と同様に、ＣＰＵ11とリフレッシ
ュ制御部15の両回路の動作は非同期の関係にあり、前記
のアドレス(b) とリフレッシュアドレス(d) が競合時は
先行側が優先し、後行側は待たされるようになる。
ュ制御部15の両回路の動作は非同期の関係にあり、前記
のアドレス(b) とリフレッシュアドレス(d) が競合時は
先行側が優先し、後行側は待たされるようになる。
【００３４】ＤＲＡＭ制御部13ではＣＰＵ11よりのアド
レス(b) と制御信号およびリフレッシュ制御部15よりの
リフレッシュアドレス(d) とＡＮＤゲート18からのリフ
レッシュ要求(c) を解析し、ＤＲＡＭ12への列アドレス
（ＣＡ）と行アドレス（ＲＡ）を多重化した多重アドレ
ス、並びに、ＤＲＡＭ12へのチップセレクト（ＣＳ）と
書き込みイネーブル（ＷＥ）と出力イネーブル（ＯＥ）
および列アドレスストローブ（ＲＡＳ）と行アドレスス
トローブ（ＣＡＳ）よりなるダイナミックメモリ制御信
号をつくる。
レス(b) と制御信号およびリフレッシュ制御部15よりの
リフレッシュアドレス(d) とＡＮＤゲート18からのリフ
レッシュ要求(c) を解析し、ＤＲＡＭ12への列アドレス
（ＣＡ）と行アドレス（ＲＡ）を多重化した多重アドレ
ス、並びに、ＤＲＡＭ12へのチップセレクト（ＣＳ）と
書き込みイネーブル（ＷＥ）と出力イネーブル（ＯＥ）
および列アドレスストローブ（ＲＡＳ）と行アドレスス
トローブ（ＣＡＳ）よりなるダイナミックメモリ制御信
号をつくる。
【００３５】上記の動作により、ＣＰＵ11よりのアドレ
ス(b) がリフレッシュ制御部15よりリフレッシュアドレ
ス(d) に先行する時は、多重アドレスとダイナミックメ
モリ制御信号とが有効になり、ＤＲＡＭ12へ読み出しと
書き込みにいく。
ス(b) がリフレッシュ制御部15よりリフレッシュアドレ
ス(d) に先行する時は、多重アドレスとダイナミックメ
モリ制御信号とが有効になり、ＤＲＡＭ12へ読み出しと
書き込みにいく。
【００３６】反対に、リフレッシュ制御部15のリフレッ
シュアドレス(d) がＣＰＵ11のアドレス(b) に先行する
時は、ダイナミックメモリ制御信号中のＲＡＳおよびＣ
ＡＳのみが有効になり、該ＲＡＳとＣＡＳが指定するＤ
ＲＡＭ12のメモリ素子のリフレッシュにいく。
シュアドレス(d) がＣＰＵ11のアドレス(b) に先行する
時は、ダイナミックメモリ制御信号中のＲＡＳおよびＣ
ＡＳのみが有効になり、該ＲＡＳとＣＡＳが指定するＤ
ＲＡＭ12のメモリ素子のリフレッシュにいく。
【００３７】本発明の構成要素は図２の回路16〜回路18
に該当する部分である。以下、その動作を説明する。Ｃ
ＰＵ11からのアドレス(b) とリフレッシュ制御部15から
のリフレッシュアドレス(d) はアドレス比較部16で比較
し、両アドレスが一致した時は該比較結果をリフレッシ
ュ要求マスク制御部17に加える。
に該当する部分である。以下、その動作を説明する。Ｃ
ＰＵ11からのアドレス(b) とリフレッシュ制御部15から
のリフレッシュアドレス(d) はアドレス比較部16で比較
し、両アドレスが一致した時は該比較結果をリフレッシ
ュ要求マスク制御部17に加える。
【００３８】フレッシュ要求マスク制御部17では、ＣＰ
Ｕ11が出力するアドレス(b) のアクセスサイズ信号とア
ドレス比較部16からの前記比較結果をみて、マスク信号
(f)をつくってＡＮＤゲート18の一端に加える。
Ｕ11が出力するアドレス(b) のアクセスサイズ信号とア
ドレス比較部16からの前記比較結果をみて、マスク信号
(f)をつくってＡＮＤゲート18の一端に加える。
【００３９】ＡＮＤゲート18は前記したように、常時に
おいてリフレッシュ制御部15からのリフレッシュ要求
(c) をＤＲＡＭ制御部13に加えているが、ＣＰＵ11から
のアドレス(b) とリフレッシュ制御部15からのリフレッ
シュアドレス(d) が一致して前記マスク信号(f) が出力
された時は、リフレッシュ制御部15からのリフレッシュ
要求(c) をマスク信号(f) でマスクして無効にし、直ち
にＣＰＵ11からのアクセス動作を可能にしている。
おいてリフレッシュ制御部15からのリフレッシュ要求
(c) をＤＲＡＭ制御部13に加えているが、ＣＰＵ11から
のアドレス(b) とリフレッシュ制御部15からのリフレッ
シュアドレス(d) が一致して前記マスク信号(f) が出力
された時は、リフレッシュ制御部15からのリフレッシュ
要求(c) をマスク信号(f) でマスクして無効にし、直ち
にＣＰＵ11からのアクセス動作を可能にしている。
【００４０】従って、ＤＲＡＭ12に対するアドレス(b)
とリフレッシュアドレス(d) の競合時間が小さくなり、
また、アドレス(b) とリフレッシュアドレス(d) が一致
した時のリフレッシュ動作が行われなくなる。
とリフレッシュアドレス(d) の競合時間が小さくなり、
また、アドレス(b) とリフレッシュアドレス(d) が一致
した時のリフレッシュ動作が行われなくなる。
【００４１】以下、本発明の回路のリフレッシュ動作に
ついて、図３に図２を併用して詳しく説明する。ＣＰＵ
11の動作(a) は、４バイトアクセスを行うＤＲＡＭロン
グワードアクセスの区間(1) 〜区間(4) 、ＤＲＡＭ以外
のアクセスまたはアイドルサイクルの区間(5) 〜区間
(9) 、任意番地としてのＤＲＡＭバイトアクセスの区間
(10)、ＤＲＡＭ以外のアクセスまたはアイドルサイクル
の区間(11)〜区間(13)の順に動作しているものとする。
ついて、図３に図２を併用して詳しく説明する。ＣＰＵ
11の動作(a) は、４バイトアクセスを行うＤＲＡＭロン
グワードアクセスの区間(1) 〜区間(4) 、ＤＲＡＭ以外
のアクセスまたはアイドルサイクルの区間(5) 〜区間
(9) 、任意番地としてのＤＲＡＭバイトアクセスの区間
(10)、ＤＲＡＭ以外のアクセスまたはアイドルサイクル
の区間(11)〜区間(13)の順に動作しているものとする。
【００４２】この場合、ＣＰＵ11が出力するアドレス
(b) は、区間(1) 〜区間(4) では連続したアドレスの０
番地〜３番地になり、区間(5) 〜区間(9) では無効（Ｃ
ＰＵ11の動作(a) はＤＲＡＭ以外の番地またはアイド
ル、以下も同様) の状態になり、区間(10)では任意番地
の例えば99番地になり、区間(11)〜区間(13)では無効状
態になる。
(b) は、区間(1) 〜区間(4) では連続したアドレスの０
番地〜３番地になり、区間(5) 〜区間(9) では無効（Ｃ
ＰＵ11の動作(a) はＤＲＡＭ以外の番地またはアイド
ル、以下も同様) の状態になり、区間(10)では任意番地
の例えば99番地になり、区間(11)〜区間(13)では無効状
態になる。
【００４３】また、リフレッシュ制御部15よりのリフレ
ッシュ要求(c) は例えば、区間(1)で０番地に対応し、
区間(6) で１番地に対応し、区間(8) で２番地に対応
し、区間(10)で３番地に対応し、区間(12)で４番地に対
応しているとする。
ッシュ要求(c) は例えば、区間(1)で０番地に対応し、
区間(6) で１番地に対応し、区間(8) で２番地に対応
し、区間(10)で３番地に対応し、区間(12)で４番地に対
応しているとする。
【００４４】この場合、リフレッシュ制御部15が出力す
るリフレッシュアドレス(d) は、区間(1) 〜区間(4) で
は連続した０番地〜３番地になり、区間(5) 〜区間(11)
ではマスク信号(f) によりマスクされて無効になり、区
間(12)では該マスクより開放されて４番地になる。
るリフレッシュアドレス(d) は、区間(1) 〜区間(4) で
は連続した０番地〜３番地になり、区間(5) 〜区間(11)
ではマスク信号(f) によりマスクされて無効になり、区
間(12)では該マスクより開放されて４番地になる。
【００４５】いま状態（1)において、アドレス(b) とリ
フレッシュアドレス(d) が同じ番地０にあるから、アド
レス比較部16は両アドレスの一致を検出し、この一致検
出結果をリフレッシュ要求マスク制御部17に送る。
フレッシュアドレス(d) が同じ番地０にあるから、アド
レス比較部16は両アドレスの一致を検出し、この一致検
出結果をリフレッシュ要求マスク制御部17に送る。
【００４６】リフレッシュ要求マスク制御部17では、当
該一致検出結果とＣＰＵ11よりのアクセスサイズ信号を
みてＣＰＵ11が４バイトアクセスであることを認識し、
リフレッシュ要求(c) を４アドレス分（０番地〜３番
地）連続マスクしたマスク信号(f) をＡＮＤゲート18に
加える。
該一致検出結果とＣＰＵ11よりのアクセスサイズ信号を
みてＣＰＵ11が４バイトアクセスであることを認識し、
リフレッシュ要求(c) を４アドレス分（０番地〜３番
地）連続マスクしたマスク信号(f) をＡＮＤゲート18に
加える。
【００４７】ＤＲＡＭ12の動作(e) は、区間(1) ではア
クセス競合のためリフレッシュ中断してＣＰＵアクセス
に移り、ＣＰＵアクセスが４ワード終わる区間(4) でＣ
ＰＵ11のアクセスは完了する。そして、区間(5) より区
間(10)までＤＲＡＭ12は未アクセスのアイドル状態にな
る。
クセス競合のためリフレッシュ中断してＣＰＵアクセス
に移り、ＣＰＵアクセスが４ワード終わる区間(4) でＣ
ＰＵ11のアクセスは完了する。そして、区間(5) より区
間(10)までＤＲＡＭ12は未アクセスのアイドル状態にな
る。
【００４８】なお、区間(6) と区間(8) および区間(10)
においては、リフレッシュ制御部15の動作(c) によりリ
フレッシュ要求の１番地、２番地、３番地を発生する
が、リフレッシュ要求マスク制御部17よりの４アドレス
分連続のマスク信号(f) によりマスクされ、リフレッシ
ュ制御部15からのリフレッシュ要求(c) は無効になり、
ＤＲＡＭ12はリフレッシュ状態にならない。
においては、リフレッシュ制御部15の動作(c) によりリ
フレッシュ要求の１番地、２番地、３番地を発生する
が、リフレッシュ要求マスク制御部17よりの４アドレス
分連続のマスク信号(f) によりマスクされ、リフレッシ
ュ制御部15からのリフレッシュ要求(c) は無効になり、
ＤＲＡＭ12はリフレッシュ状態にならない。
【００４９】また、区間(10)では競合せずなのでＤＲＡ
Ｍ12は番地99でアクセスされるが、次の区間(11)ではア
イドル状態になる。そして、区間(12)においてマスク信
号(f) によるリフレッシュ要求のマスクは解除されて正
常動作に戻り、ＤＲＡＭ12はリフレッシュサイクルが実
行される。
Ｍ12は番地99でアクセスされるが、次の区間(11)ではア
イドル状態になる。そして、区間(12)においてマスク信
号(f) によるリフレッシュ要求のマスクは解除されて正
常動作に戻り、ＤＲＡＭ12はリフレッシュサイクルが実
行される。
【００５０】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ダイナミックメモリのリフレッシュを中央処理
装置のアクセス幅に応じてマスクすることにより、中央
処理装置システムに導入される処理負荷の減少と処理時
間の低減が可能になるという効果を奏する。
よれば、ダイナミックメモリのリフレッシュを中央処理
装置のアクセス幅に応じてマスクすることにより、中央
処理装置システムに導入される処理負荷の減少と処理時
間の低減が可能になるという効果を奏する。
【図１】 本発明の原理構成の回路を示す図である。
【図２】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図３】 本発明の一実施例回路の動作状態を示す図で
ある。
ある。
【図４】 従来の一実施例回路の構成を示す図である。
【図５】 従来の一実施例回路の動作状態を示す図であ
る。
る。
１は中央処理装置（ＣＰＵ） ２はダイナミックメモリ（ＤＲＡＭ） ３はタイミング生成部 ４はアドレス多重部 ５はリフレッシュ制御部 ６はアドレス比較部 ７はリフレッシュ要求マスク制御部
Claims (1)
- 【請求項１】 ダイナミックメモリ(2) をアクセスする
ためのアドレスと制御信号およびアクセスサイズ信号を
出力する中央処理装置(1) と、前記ダイナミックメモリ
(2) をリフレッシュするためのリフレッシュアドレスと
リフレッシュ要求を出力するリフレッシュ制御部(5)
と、前記アドレスとリフレッシュアドレスを多重化して
前記ダイナミックメモリ(2) をアクセスする多重アドレ
スを出力するアドレス多重部(4) および、前記の中央処
理装置(1) からの制御信号とリフレッシュ制御部(5) か
らのリフレッシュ要求をもとにダイナミックメモリ(2)
の動作状態を決定するダイナミックメモリ制御信号をつ
くるタイミング生成部(3)からなる回路において、 前記中央処理装置(1) のアドレスとリフレッシュ制御部
(5) のアドレスを比較するアドレス比較部(6) と、 該アドレス比較部(6) の比較結果と前記アクセスサイズ
信号をみて、前記リフレッシュ要求をマスクするマスク
信号を出力するリフレッシュ要求マスク制御部(7) を設
け、 前記のアドレスとリフレッシュアドレスの競合時に、前
記リフレッシュ要求をマスクすることによりダイナミッ
クメモリ(2) のアクセス待ち動作を減少するようにした
ことを特徴とするダイナミックメモリリフレッシュ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118341A JPH06333390A (ja) | 1993-05-20 | 1993-05-20 | ダイナミックメモリリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118341A JPH06333390A (ja) | 1993-05-20 | 1993-05-20 | ダイナミックメモリリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333390A true JPH06333390A (ja) | 1994-12-02 |
Family
ID=14734286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118341A Withdrawn JPH06333390A (ja) | 1993-05-20 | 1993-05-20 | ダイナミックメモリリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6819617B2 (en) * | 2001-05-07 | 2004-11-16 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
-
1993
- 1993-05-20 JP JP5118341A patent/JPH06333390A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6819617B2 (en) * | 2001-05-07 | 2004-11-16 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |