TW564420B - System and method for performing partial array self-refresh operation in a semiconductor memory device - Google Patents

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Hyong-Ryol Hwang
Jong-Hyun Choi
Hyun-Soon Jang
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Description

五、發明説明G 對照相關專利申諸 本專利申請係根據美國臨時申請ΝΟ·60 4 纖月5月7日，全部以提及的方式併人本文。^日期 登J月背景 1.技術領域 本發明關係—半I體記憶體裝置例如DRAM 取記憶體)及’較具體，關係—系統及方法用於；;二存 陣列自t更新（PASR)操作的㈣及方法其中補充儲存^ 的更新㈣係在部份的-個或多個選擇記憶體組上執 記憶體組包括—半導體記憶體裝置内的一單元陣列。丁以 2.相關拮蘢說明 半導體記憶體裝置大部份分為動態隨機存取記憶體 (dram)及靜態隨機存取記憶體（SRAM)。在一 SRAM中，一 早兀係由四個電晶體構成一閉鎖機構完成。除非電力中 斷，儲存資料不會消失。因此，並不需要更新操作。不 過’在- DRAM中，一單元係由一個電晶體及一個電容哭 及資料儲存在電容器之内。在半導體基板上形成: 電客器並不需要完全與週邊電路絕緣，所以，由於電流戍 漏儲存在兄憶體單A内的資料可能會變化。目& ,用於定 期補充儲存在1己憶體單元中的資料需耍更新操作。執行半 導體記憶體裝錢自行更新操作而由外加命令訊號順序變 更内部位址。 根據最近趨勢在高度積集大電容半導體記憶體裝置中 複數個1己憶體組共同集結在一記憶體晶片内 各記憶體組 564420 A7 B7 五、發明説明（2 ) 能輸出預定量資料。安裝在最新系統的DRAM包括無線電 話，資料庫，Pentium®型式的電腦結合個人資料協助（pDA) 系統’在一資料通信模式中利用大部份記憶體組，及在備 用模式中只利用特別的記憶體組儲存需要的資料。為了完 成PDA系統，該系統一般靠電池電力操作，需要減低功率 消耗。 圖1為一用於傳統DRAM自行更新操作的電路方塊圖。在 此規格中，為了便於說明，顯示一具有四個記體組的 DRAM 101—i( i為一整數由1至4)。在圖1中，關係自行更新操 作的运路邵份為不意顯示而與自行更新操作無關的電路部 份則未顯示。 各記憶體組l〇l-i具有複數個記憶體單元配置成行及列。 行解碼器103一i定義對應記憶體組内的行位址。列解碼器 105一 1及1〇5一2定義對應記憶體組内的列位址。一更新輸入偵 測器107偵測一訊號以輸入自行更新操作，及，應要求，產 生一更新說明訊號PRFH。回應一更新說明訊號pRFH，一内 部位址產生器及計數器109自發產生自行更新操作的順序位 址FRA1至FRAn，並順序更改内部位址。在一正常操作模式 中一開關111接收外部位址A1sAn&在一更新模式中接收 计异位址FRA1至FRAn，及轉送同樣的位址至行解碼器1〇3 i 作為内部位址RA1至RAn。 自行更新操作在下列狀況中執行。半導體記憶體裝置輸 入一自行更新模式回應一外部輸入命令訊號。然後，列位 址順序在預足期間内增加或減少。一記憶體單元的字線由 本紙張尺度適财國國家標i(CNS;) a4^(^ 297公釐） 564420
3列位址而順序選擇。對應選擇字線積集在電容器内的 私荷由感應放大器放大及再儲存在電容器内。經過這樣 的更新操作，儲存資料保留而沒有損失。在感應放大器放 大儲存在電容器中的資料的操作中自行更新操作消耗大量 電流。 在圖1所TR的傳統DRAM中，全部記憶體組完成自行更新 操作。換言之，甚至如果資料只儲存在—特定記憶體組， 全部記憶體組仍須完成自行更新操作。 另外，雖然分開的内部電壓產生器113 j(丨為整數從丨至4) 包括，例如，一反偏壓產生器或一内部電源電壓產生器， 一般存在每一記憶體組，在更新操作中全部操作。 如上述，傳統DRAM全部記憶體組執行自行更新操作， k成不必要的電流消耗。同時，如果輸入一自行更新模 式，所有各記憶體組的内部電壓產生器同時操作，因而更 增加電〉瓦消耗。 裝 發明概要 為了說明上述限制，本發明的一目標為提供一半導體記 憶體裝置，例如-動態隨機存取記憶體（DRAM)具有複數個 記憶體組，其中半導體記憶體裝置能選擇執行個別記憶體 組及部份的一個或更多個選擇記憶體組執行自行更新操 作。 本發明提供執行部份陣列自行更新（pASR)操作的各種機 構其中補充儲存資料的更新操作係在部份的一個或多個選 擇記憶體組包括一半導體記憶體裝置内的一單元陣列上執 訂
本紙張尺度g g家標χ 297公^_ 564420 A7 一 B7 --------- ----- - — 五、發明説明（4 ) 行。更具體，本發明提供執行PASR操作用的機構於如，一 個選擇記憶體組的1/2，1/4，1/8，或1/16。 在本發明的一特徵中，PASR操作的執行饵由（1)控制一行 位址計數器在自行更新操作中產生行位址及（2)控制自行更 新週期產生電路以調整其自行更新週期輸出。調整自行更 新週期以達到減少PASR操作中的電流損失。 在本發明的另一特徵中，由控制在自行更新操作中對應 邵份單元陣列的一或更多行位址而執行pASR操作，因而由 阻止致動一記憶體的未使用塊而達成減少自行更新的電流 消耗。 仍在本發明的另一特徵中，一記憶體裝置包括： 複數個記憶體組各包括複數個記憶體塊；及 一自行更新控制電路用於選擇一記憶體組及對選擇記憶 體組的一記憶體塊執行更新操作。 在另外特徵中，一電路用於執行PASR操作於一半導體記 憶體裝置包括： 一第一脈衝產生器用於半導體記憶體裝置的更新操作中 產生一自行更新週期訊號，其中自行更新週期訊號包括一 預定週期T ;及 ’ 一計數器包括複數個週期計數器用於產生行位址資料回 應自行更新週期訊號，其中在半導體記憶體裝置的更新操 作中解碼行位址資料以致動一記憶體組的字線， 其中在PASR操作時’計數器負責pasr控制訊號以取消一 週期計數器的操作以遮蔽從計數器輸出的位址位元及其中 第一脈衝產生器負責PASR控制訊號以增加自行更新週期訊
564420
號的預定週期τ。 仍在另外特徵中，一電路用於執行？八311操作於一半導體 記憶體裝置包括： 一第一脈衝產生器用於在一半導體記憶體裝置的更新操 作中產生一自行更新週期訊號； 一计數器包括複數個週期計數器用於產生行位址資料回 應自行更新週期訊號，其中在半導體記憶體裝置的更新操 作中解碼行位址資料以致動一記憶體組的字線； 行位址緩衝器用於接收從計數器輸出的行位址資料並 輸出行位址； 一行預解碼器用於解碼來自行位址緩衝器的行位址輸出 以產生自行更新位址訊號經處理以便在半導體記憶體裝置 的更新操作中致動一記憶體組的字線， 其中在PASR操作中，行位址緩衝器負貴pASR控制訊號以 遮蔽行位址資料的一或更多的位址位元以阻止對應記憶體 組的未使用部份的字線被致動。 在本發明的另外特徵中，一電路用於執行从队操作於一 半導體記憶體裝置包括： 一第一脈衝發生器用於在半導體記憶體裝置的更新操作 中產生一自行更新週期訊號； 计數器包括複數個週期計數器用於產生行位址資料回 應自行更新週期訊號，其中在半導體記憶體裝置的更新操 作中解碼行位址資料以致動一記憶體組的字線； 一行位址緩衝器用於接收從計數器的行位址資料輸出及 __ -8_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ^ --— 564420 A7 發明説明（ 輸出行位址； 、一行預解碼器用於解碼從行位址緩衝器輸出的行位址以 產生自行更新位址訊號經處理以便在半導體記憶體裝置的 更新操作中致動一記憶體組的字線， 其中在PASR操作中，行預解碼器負責pASR控制訊號以遮 裝 蔽行位址資料的一或更多的位址位元以阻止對應記憶體組 的未使用部份的字線被致動。 凰式簡單說明 本發明的前述及其他目標，特徵及優點從下列本發明的 較佳具體實施例的說明可獲得明白，如附圖所示其中不同 視圖中相似的標示字母表示相同的元件。附圖並不需要標 示尺寸，顯示所強調為發明的原理。 圖1為一方塊圖顯示一關係傳統DRAM裝置更新操作的電 路。 圖2為一方塊圖顯示根據本發明較佳具體實施例關係一 DRAM更新操作並能選擇執行各個記憶體組的自行更新操 作的電路。 圖3為一詳細電路圖顯示圖2所示的更新輸入偵測器。 圖4為圖3所示各種訊號的定時圖。 圖5為一電路圖顯示圖2所示的開關。 圖6為一電路圖顯示圖2所示的更新控制器，其中一更新 控制訊號由一外部位址產生。 圖7為一電路圖顯示圖2所示的更新控制器的另外例子， 其中一更新控制訊號由一控制保險絲控制。 -9- 564420 A7
圖8為一另外電路圖顯示圖2所示的更新控制器。 圖9為一·詳細電路圖顯示圖2所示的解碼器。 圖1 0為一電路圖顯示圖2所示的組選擇解碼器，其中一 組由一更新組指定訊號選擇。 圖1 1為一詳細電路圖顯示圖丨〇所示的預解碼器。 圖1 2為一另外詳細電路圖顯示圖丨〇所示的預解碼器之 — 〇 圖1 3為一另外電路圖顯示圖2所示的組選擇解碼器，其 中更新組數可變化控制。 〃 圖14為一電路圖顯示圖2所示的内部電壓產生器。 圖1 5 (a)及1 5 (b)為根據本發明的電路圖顯示一記憶體組 分割成1/2PASR及1/4PASR操作的例子。 圖1 6為根據本發明一具體實施例的一用於執行pASR操作 的電路示意圖。 圖1 7為根據本發明一特徵用於執行一全陣列自行更新操 作的控制訊號定時圖。 圖1 8 (a)為根據本發明一具體實施例的一週期計數器的 電路圖。 圖1 8(b)顯示在PASR操作中圖1 8(a)的週期計數器的一定 時圖。 圖1 9為根據本發明一具體實施例的一自行更新週期產生 器的示意圖。 圖2 0為一示意圖顯示根據本發明一具體實施例調整用於 執行PASR操作的字線致動週期的方法。 ______-10-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱） A7 B7 564420 五、發明説明（8 圖2 1為根據本發明另外具體實施例的一用於執行pAsR操 作的電路示意圖。 圖22為根據本發明另外具體實施例的_自行更新週期產 生為的電路圖。 圖23(a) (b)及（c)為定時圖顯示圖22自行更新週期產 生器的各種操作模式。 圖24⑷及24(b)為根據本發明另外具體實施例用於執行 PASR操作的週期計數器電路圖。 圖2 5為根據本發明_具體實施例用於執行伙服操作的行 位址緩衝器的電路示意圖。 圖26為根據本發明一具體實施例用於執行p細桑作的行 位址緩衝器的部份電路圖。 圖27為根據本發明一具體實施例用於執行p规操作的行 預解碼器的邵份電路圖。 鼓佳具體實施說明 為了完全了解本發明的操作優 及本無明的達成的目 私，以下將說明本發明的較佳具體余、 a只她例並參考附圖。各 圖中相同的參考號碼表示相同的元件。 圖2為一方塊圖顯示根據本發明. 二.^ &佳具體實施例關係一 DRAM更新操作並能選擇執行各個 化體組自行更新操作 的電路。 參考圖2，根據本發明的一較佳氣卿— . 〜姐貫施例DRAM能各別 選擇執各記憶體組的自行更新操作 ^ ’包括複數個記憶體組 201 一1。在本規格中，為了便於說明 作為說明例子的一 -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 564420 A7 B7 ___ 五、發明説明（9 ) DRAM具有四個記憶體組201_i(其中i為一整數從1至4)。本 發明同樣適用於DRAM具有四個以外的複數個記憶體組' 各記憶體組201_i具有複數個記憶體單元配置成行及列。 行解碼器203_丨指定對應記憶體組内的行位址。例如，行解 碼器203_1選擇記憶體組201_1内的一行位址。 列解碼器205_ 1及205_2指定對應記憶體組内的列位址。 例如，行解碼器205__ 1選擇記憶體組201_ 1及201_2内的列位 址。 回應一自行更新模式輸入，更新輸入偵測器207產生一更 新說明訊號PRFH。換言之，如輸入一自行更新模式，更新 說明訊號PRFH致動至邏輯，’高’’階。更新輸入偵測器207的結 構及操作的詳細說明參考圖3。 一内部位址產生器及計數器209在一自行更新操作中產生 各預定週期的一脈衝及順序增加產生計數位址FRA1至FRAn I 回應脈衝。計數位址FRA1至FRAn的組合順序變更指定的行 位址。一開關211由更新輸入偵測器207產生的更新說明訊 號PRFH所致動，在一正常模式操作中接收外部位址a 1至 A η及在更新模式中接收計數位址FRA1s FRAn及然後產生内 部位址RA1至RAn。開關211的操作的詳細說明參考圖5。 回頭參考圖2，傳統DRAM包括的電路以外，本發明的 DRAM進一步包括一組選擇解碼器213，一解碼器215及一更 新控制器217。解碼器215及一更新控制器217較理想由本發 明的一更新組指定電路完成，說明如下。同時，組選擇解 碼器213，解碼器215及一更新控制器217可由本發明的一更 ___-12-__ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 564420 A7 B7__._ 五、發明説明（ίο ) 新控制電路完成，說明如下。 解碼器215產生第一至第四更新組指定訊號PREF-i(其中i 為整數從1至4)。記憶體組201一1由第一至第四更新組指定 訊號PREF_1至PREF_4決定更新° 更新控制器217產生更新控制訊號RC0N1及RC0N2及供應 相同訊號至解碼器215。會有比兩個更新控制訊號RC〇N1及 RCON2更多的更新控制訊號。更新控制訊號RC0N1& RC0N2 控制更新記憶體組的選擇。更新控制器217的詳細說明參考 圖6，7及8。 解碼器215解碼自行更新模式中的更新控制訊號RC0N1& RCON2以產生第一至第四更新組指定訊號PREF-d PREF-4。 解碼器215的說明參考圖9。 組選擇解碼器213接收自行更新模式中的第一至第四更新 組指定訊號PREF_1及PREF_4及内部位址至RAn。組選擇 解碼器213供應更新位址DRAai(其中1為整數從1至4)至由第 一至第四更新組指定訊號PREF—1及PREF一4及其組合的選擇 記憶體組的行解碼器。 例如，如果第一記憶體組201_ 1(圖2)由第一至第四更新 組指定訊號PREF_1及PREF_4選擇以便然後更新’則内部位 址RA1至RAn的資料作為更新位址DRAal至DRAa4的資料供應 至行解碼器203_ 1以選擇記憶體組201_ 1的記憶體單元的一 行位址。組選擇解碼器213操作的詳細說明參考圖丨0至13。 内部電壓產生器219_j(其中i為整數從1至4)供應DC電壓 至各記憶體組201_i關連的電路，及包括選擇來自一偏壓產 -13- ___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 564420 A7 B7 發明説明 11
的，一内部電源電壓產生器及其他内部電壓產生電路的 抑或多個電路。在本發明的DRAM中，内部電源電壓產生 °。113J存在於各記憶體組及只有當對應記憶體組執行自行 更新操作才能被驅動。為了說明方便，對於自行更新模 气各*己彳思體組啟動内部電壓產生器以219__i代表說明。不 過，热悉本技藝者會明瞭本發明自行更新以外的所有操作 模式。 内部電壓產生器219-i(i=1...4)的標準例子的詳細說明參 考圖1 4。 圖3為圖2所示更新輸入偵測器2〇7的詳細電路圖，及圖4 為圖3所示的各訊號的定時圖。參考圖3及圖4現在說明更 新輸入偵測器207的結構及操作。 更新輸入偵測器207包括一輸入偵測部份3〇1，一閂鎖部 Y刀303及終止偵測部份305。輸入偵測部份3〇1由一内部時 序訊號PCLK裝置偵測進入自行更新模式的輸入，一第一内 部時序致動訊號PCKE卜一晶片選擇訊號/cs , 一列位址選 通脈衝訊號/RAS及一寫入啟動訊號/we。換言之，如果一 半導體記憶體裝置進入自行更新模式，輸入偵測部份3〇1的 輸出訊號N302產生一轉換至邏輯’’高，，狀態。 閂鎖邵份303鎖住輸入偵測部份3〇1的輸出訊號N302以產生 更新說明訊號PRFH。如果自行更新操作終止，終止偵測部 份305拉下輸入偵測部份3〇1的輸出訊號N3〇2至邏輯，，低，，狀態 回應第二内部時序啟動訊號PCKE2。 内部時序啟動訊號產生器307產生第一及第二内部時序啟 _______"14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
564420 五 A7 B7發明説明（12 ) 動訊號PCKE1及PCKE2回應時序啟動訊號CKE。内部時序產 生器309產生内部時序訊號PCLK回應一時序訊號CLK。 參考圖4，時序訊號CLK為半導體記憶體裝置的一主時 序，及内部時序訊號PCLK為一脈衝與時序訊號CLK的上升 邊緣同步致動。時序啟動訊號CKE為一訊號以說明下一時 序的有效性。如果執行自行更新操作，時序啟動訊號CKE 在本發明中轉換成”低”。產生第一内部時序啟動訊號 PCKE1作為邏輯”高”脈衝回應時序啟動訊號CKE的下降邊 緣。產生第二内部時序啟動訊號PCKE2作為邏輯”低”脈衝 回應時序啟動訊號CKE的上升邊緣。 如此，如果晶片選擇訊號/CS，列位址選通脈衝訊號 / RAS及行位址選通脈衝訊號/ RAS都啟動成為邏輯”低”階及 時序啟動訊號CKE變成邏輯”低”階，更新說明訊號PRFH被 鎖住在邏輯”高”階，意即輸入進入自行更新模式。同時， 如果時序啟動訊號CKE變成邏輯”高”階，更新說明訊號 PRFH被鎖住在邏輯”低”階，表示自行更新模式終止。 圖5為圖2所示開關211的電路圖。參考圖2，開關211接收 外部位址A 1至A η或計數位址FRA1至FRAn以產生内部位址 RA1至RAn。換言之，在一自行更新模式中，更新說明訊號 PRFH位於邏輯”高”階，轉換閘501打開。如此，内部位址 RA1至RAn鎖住的資料與計數位址FRA1至FRAn相同。同樣， 在一自行更新模式中，更新說明訊號PRFH位於邏輯”低” ，轉換閘503打開。如此，内部位址RA1至RAn鎖住的資料 與外部位址A1至An相同。注意各轉換’’閘”代表複數個（η) 裝 訂
線 -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 564420 A7 B7 五、發明説明（Π ) 轉換閘An，各位址匯流排FRAn上各位元各有一個。 圖6為一電路圖顯示圖2所示的更新控制器217，其中一 更新控制訊號由一外部位址產生。為了便於說明，例如， 更新控制訊號RCON1及RCON2由外部位址位元A10及All產 生。在另外具體實施例中，並不需要外部位址A 10或A 11。 各更新控制訊號RCON1/ RCON2由一外部位址A 10/A 11產生。 參考圖6，更新控制器217包括一轉換閘601，一NMOS電晶 體603及一閂605。轉換閘601接收特別外部位址A 10及A 11在 一模式暫存器設定訊號PMRS在邏輯”高”階的期間中。啟動 模式暫存器設定訊號PMRS達邏輯’’高”階的期間其中DRAM 控制訊號組合，例如，/RAS，/CAS，/CS及/WE，全部啟 動。 NMOS電晶體603的閘由一預充電訊號PRE關閉該訊號在 電源電壓最初供應期間的預定時間内啟動至邏輯”高’’階。 閂605鎖住一訊號N602由外部位址A10及All產生由轉換閘 601，或預充電訊號PRE轉換。 如此，更新控制訊號RCON1及RCON2於預充電期間鎖住在 邏輯”低”階。在預充電訊號鎖住邏輯”低”階後，在模式暫 存器設定訊號PMRS位在邏輯”高”階期間内輸入的外部位址 A 10及A 11由轉換閘601轉換。 在此階段，更新控制訊號RCON1及RCON2由外部位址A 10 及A 11產生。換言之，如果外部位址A 10及A 11在邏輯”高” 階，更新控制訊號RCON1及RCON2則被鎖住在邏輯”高” 階。同時，如果外部位址A 10及A 11在邏輯”低”階，更新控 _-16-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 564420 A7 B7 五、發明説明（Η ) 制訊號RCON1及RCON2則被鎖住在邏輯，，低，，階。 在圖6所示更新控制器217中，如果外部位址Α10及All指 定記憶體組儲存資料，本發明的DRAM只根據儲存資料的 記憶體組執行更新操作。 圖7為另外電路圖顯示圖2所示的更新控制器217，其中 一更新控制訊號RCON1及RCON2由一控制保險絲控制。為了 說明方便，更新控制訊號RCON1及RCON2由控制保險絲 FUSE1 及 FUSE2產生。 圖7所示更新控制器217包括控制保險絲FUSE1及FUSE2 , 一 NMOS電晶體701，一閃703及一緩衝器705。NMOS電晶體 701具有一相當大的電阻元件。如此，如果控制保險絲 FUSE1及FUSE2打開，NMOS電晶體701的汲極埠N702變為”低，， 階。如此，更新控制訊號RCON1及RCON2鎖住在邏輯，，高” 階。 在圖7所示更新控制器中，如果進一步包括一裝置用於 執行由指定儲存資料的記憶體組的位址資料切斷控制保險 絲FUSE1及FUSE2，本發明的DRAM只根據儲存資料的記憶體 組執行更新操作。 圖8為另外電路圖顯示圖2所示的更新控制器217，其中 一更新控制訊號由一外部位址產生，如圖6。參考圖8，更 新控制器217包括一轉換閘801及一閂803。轉換閘8〇丨在第一 時序啟動訊號PCKE1及一内部時序訊號PCLK位於邏輯，，高，， 階期間中，接收外部位址A 10及A 11。閂803鎖住由轉換閘 801轉換的外部位址A 10及A 11以產生更新控制訊號rc〇N1及 __ -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 564420 A7 B7_._ 五、發明説明（I5 ) RCON2 〇換言之，如果夕卜部位址A 10及A 11在邏輯，，高”階， 更新控制訊號RCON1及RCON2被鎖住在邏輯”高”階。同 時，如果外部位址A 10及A 11在邏輯”低”階，更新控制訊號 RCON1及RCON2則被鎖住在邏輯，，低，，階。 圖9為一詳細電路圖顯示圖2所示的解碼器。參考圖9， 解碼器215包括四個NAND閘909，911，913及915於一更新模 式操作中啟動其中更新說明訊號PRFH位於邏輯”高’’階，及 其他組的四個NAND閘901，903，905及907用於解碼更新控 制訊號RCON1及RCON2。 在更新模式中，如果更新控制訊號RCON1及RCON2位於邏 輯”低”階，NAND閘901的輸出訊號N902變”低”。應要求， 第一更新組指定訊號PREF_1，為NAND閘909的輸出訊號， 變為”高’’。 在更新模式中，如果更新控制訊號RCON1位於邏輯”高，， 階及RCON2位於邏輯”低”階，NAND閘903的輸出訊號N904 變”低’’。應要求，第二更新組指定訊號PREF_2，為NAND閘 911的輸出訊號，變為’’高’’。 在更新模式中，如果更新控制訊號RCON1位於邏輯，，低，， 階及RCON2位於邏輯，，高，，階，NAND閘905的輸出訊號N906 變’’低”。應要求，第三更新組指定訊號PREF—2，為NAND閘 913的輸出訊號，變為，，高，，。 在更新模式中，如果更新控制訊號RCON1及RCON2位於邏 輯”高”階，NAND閘907的輸出訊號N908變，，低，，。第四更新 組指定訊號PREF_4，為NAND閘915的輸出訊號，變為，， _____-18- _ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 564420 五 A7 B7發明説明（l6 ) 高”。 圖1 0為一電路圖顯示圖2所示的組選擇解碼器213，其中 一組由一更新組指定訊號選擇。參考圖1 0，組選擇解碼器 #213包括四個緩衝器1001，1003，1005及1007及四個預解碼器 1011，1013，1015 及 1017。 緩衝器1001，1003，1005及1007緩衝第一至第四更新組指 定訊號PREF_1至PREF_4以產生第一至第四解碼訊號 PREFJ (j = a，b，c及d)。如此，第一至第四解碼訊號 PREF_a至PREF_d代表第一至第四更新組指定訊號PREF j至 PREF_4相同的資料。回頭參考圖2，分別供應第一至第四解 碼訊號PREF_a至PREF_d至内部電壓產生器219_ 1至219_4以達 同樣控制。 回頭參考圖1 0，啟動預解碼器1011，1013，1015及1017回 應第一至第四解碼訊號PREF_a至PREF_d。同時，啟動預解 碼器1011，1013，1015及1017接收内部位址RA1至RAn以產生 更新位址DRAji(其中j = a，b，c及d及i=l至η)。預解碼器 1011，1013，1015及1017更詳細的說明參考圖11及12。 現在說明在第一更新組指定訊號PREFJ被致動狀態下圖 1 0所示的組選擇解碼器213的操作。如果致動第一更新組 指定訊號PREFJ，則致動第一解碼訊號PREF_a。因為第一 解碼訊號PREF_a被致動，則啟動第一預解碼器1011。如 此，第一更新位址DRAai(i=l至η)具有與内部位址RA1至RAn 相同的資料。第一更新位址DRAai(i=l至η)轉換成第一行解 碼器203_ 1用於解碼第一記憶體組201_ 1(圖2)的行以便然後 -19-
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線 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 564420 五 A7 B7 發明説明（Π ) 更新第一記憶體組201_ 1的記憶體單元。 如果第一更新組指定訊號PREF_1在組選擇解碼器213中被 致動，第二至第四更新組指定訊號PREF_2至PREF_4失效化 及第二至第四預解碼器1013，1015及1017關閉。如此，第二 至第四更新位址DRAji(j=b，c及d及i=l至η)維持在邏輯” 低’’階，此為預充電狀態。如此，第二至第四更新記憶體 組201_2至201_4的記憶體單元不執行更新操作。在使用圖 1 0所示的組選擇解碼器213完成能選擇執行各組更新操作 的一 DRAM的情況下，只需選擇一記憶體組，然後供應更 新位址。 回頭參考圖9及1 0，根據更新控制訊號RCON1及RCON2選 擇組如下。 裝 表1 RCON1 RCON2 組選擇 0 0 第一記憶體組 0 1 第二記憶體組 1 0 第三記憶體組 1 1 第四記憶體組 訂
線 圖1 1為一詳細電路圖顯示圖1 0所示的預解碼器。因為第 一至第四預解碼器由相同構造構成，所以由第一預解碼器 1011代表說明。 參考圖11，第一預解碼器1011由一 NAND閘1101及一反相 器1103完成。NAND閘1101由致動第一解碼訊號PREF_a啟 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 564420 A7 __B7 五、發明説明（l8 ) 動。如此，第一更新位址DRAai( i = 1至η)載送相同的資料作 為内部位址RAi( i = 1至η)。 圖1 2為另外詳細電路圖顯示圖1 〇所示的預解碼器。參考 圖1 2，圖1 2所示的第一預解碼器ion包括一 NAND閘1201， 一轉換閘 1203，一 NMOS 電晶體 1205及一閂 1207。NAND 閘 1201 接收第一解碼訊號PREF_a&第一預充電控制訊號PDRE。同 時，NAND閘1201的輸出訊號N1202控制傳輸閘1203。第一預 充電控制訊號PDRE在預充電期間位於邏輯，，低，，狀態及在預 充電期間以後變為”高”狀態。 轉換閘1203接收内部位址RAi(i=l至η)回應NAND閘1201 的輸出訊號N1202。同時，NMOS電晶體1205預充電第一更新 位址DRAai( i = 1至η)為第一預解碼器的輸出訊號至一邏輯” 低’’階回應第二預充電控制訊號PDRA在預充電期間致動。 閂1207鎖住由轉換閘1203轉換的訊號或由NMOS電晶體1205預 充電的訊號。 如此’如果預充電期間終止及第一解碼訊號a致 動，更新位址DRAai( i = 1至η)鎖住以具有相同的資料如内部 位址 RAi(i=l 至 η)。 圖1 3為一另外電路圖顯示圖2所示的組選擇解碼器，其 中更新組數可變化控制。參考圖1 3，組選擇解碼器213包 括四邏輯元件1301，1303，1305及1307及四個預解碼器1311, 1313 ’ 1315 及 1317。 第一邏輯元件1301接收第一至第四更新組指定訊號 PREF—i(i=l至4)作為輸入訊號及執行一 OR操作以產生一第 __ -21· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 564420 A7 B7 五、發明説明（I9 ) 一解碼訊號PREF_a ’。第二邏輯元件1303接收第二至第四更 新組指定訊號PREF_i( i = 2至4 )作為輸入訊號及執行一 OR操 作以產生一第二解碼訊號PREF_b ’。第三邏輯元件1305接收 第三至第四更新組指定訊號PREF_i(i = 3至4)作為輸入訊號 及執行一 OR操作以產生一第三解碼訊號PREF_c，。第四邏 輯元件1307接收第四更新組指定訊號PREF__4作為輸入訊號以 產生一第四解碼訊號PREF_d，。 解碼訊號係根據第一至第四更新組指定訊號PREF_i( i = 1 至4 )的致動而控制如下。 如果致動第一更新組指定訊號PREF_1，則第一解碼訊號 PREF_a ’被致動及第二至第四解碼訊號PREF_>，失效。如 此，雖然第一更新位址DRAai( i = 1至η)具有如内部位址RA1 至RAn相同的資料，第二至第四更新位址DRAbi，DRAci及 DRAdi(i=l至η)保持在邏輯”低”階，即是預充電狀態。如 此，第一記憶體組201_ 1(圖2)執行更新操作及第二至第四 記憶體組201_i(i = 2至4)不執行更新操作。 如果致動第二更新組指定訊號PREF_2，則第一解碼訊號 PREF_a ’及第二解碼訊號PREF_b ’被致動及第三至第四解碼 訊號PREF_c，及PREF_d，失效。如此，雖然第一及第二更新 位址DRAai及DRAbi( i=l至η)具有如内部位址RA1至RAn相同 的資料，第三及第四更新位址DRAci及DRAdi( i = 1至η )保持 在邏輯”低”階，即是預充電狀態。如此，第一及第二記憶 體組201_ 1及201_2執行更新操作及第三及第四記憶體組 201_3及201_4不執行更新操作。 _-22-_ 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 564420 五 A7 B7發明説明（2〇 ) 如果致動第三更新組指定訊號PREF_3，則第一至第三解 碼訊號PREF_a，，PREF_b，及PREF_c，被致動及第四解碼訊號 PREF_d ’失效。如此，雖然第一至第三更新位址DRAai， DRAbi及DRAci( i=l至η)具有如内部位址RA1至RAn相同的資 料，第四更新位址DRAdi( i = 1至η)保持在邏輯，，低，，階，即 是預充電狀態。如此，第一至第三記憶體組201_ ：1，201_2 及201_3執行更新操作及第四記憶體組201_4不執行更新操 作。 如果致動第四更新組指定訊號PREF_4，則第一至第四解 碼訊號 PREF_a ’，PREF_b ’，PREF_c ’ 及 PREF_d ’ 全被致動。 如此，第一至第四更新位址DRAai，DRAbi，DRAci及 DRAdi(i=l至η)具有與内部位址RA1至RAn相同的資科。如 此，第一至第四記憶體組201_1，201_2，201_3及201_4執行 更新操作。 圖1 3所示的第一至第四預解碼器1311，1313，1315及1317 可以如圖1 0所示的預解碼器1011，1013，1015及1017的相同 結構完成，其詳細說明因而省略。 圖1 3所示組選擇解碼器213可具有不同數目的預解碼 器。同時，在根據本發明能選擇執行更新操作的DRAM 中，可能只選擇更新具有儲存資料的記憶體單元的記憶體 組。同時，更新記憶體組的數目可藉使用圖13所示組選擇 解碼器而改變。 圖14為一電路圖顯示圖1所示的内部電壓產生器，其中 顯示一内部電源電壓產生器作為内部電壓產生器的例子。 裝 訂
線 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 564420 五 A7 B7 發明説明（21 ) 不過，熟悉本技藝者會明瞭本發明也可以應用一反偏壓產 生器。同時，雖然第一内部電壓產生器219_ 1代表顯示，本 發明可應用於第二至第四内部電壓產生器219_i(i = 2至4)。 首先，如果是第一記憶體組201_ 1(見圖2)執行更新操 作，第一解碼訊號PREF_a變為’’高”狀態。然後，PMOS電晶 體1401及1405關閉及一 NMOS電晶體1407打開。如此，啟動圖 14所示内部電源電壓產生器以產生一内部電源電壓PIVG， 如傳統技藝。因為產生内部電源電壓HVG的操作原理為熟 悉本技藝者所熟知，其詳細說明因而省略。 如果是第一記憶體組201_ 1不執行更新操作，第一解碼訊 號PREF_a變為”低”狀態。然後，PMOS電晶體1401及1405打 開及一 NMOS電晶體1407及一 PMOS電晶體1403關閉。如此， 圖1 4所示的内部電源電壓產生器關閉以停上操作。如上 述，圖1 4所示的内部電源電壓產生器操作致使只有對應執 行更新操作的記憶體組的内部電壓產生器操作。如此，未 執行更新操作的記憶體組對應的内部電壓產生器停止操 作，因而大量減少功率消耗。 除了上述較佳具體實施例用於執行一全陣列自行更新一 或更多選擇記憶體組的記憶體單元外，本發明的其他具體 實施例提供執行部份陣列自行更新（PASR)操作的機構用於 一個或更多個選擇記憶體組的一部份（一或更多塊）。更具 體，本發明提供執行一 PASR操作用的機構如，一選擇記憶 體組的1/2，1/4，1/8，或1/16。總之，在本發明的一具體實 施例中，PASR操作的執行係由（1 )控制由一行位址計數器 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
564420 A7 B7 五、發明説明（22 ) 在-自行更新操作中產生行位址及⑺控制一自行更新週 期產生電路以調整其自行更新週期輸出。如以下說明，調 整自行更新週期以達到減少㈣罐作中的電流敎。在^ 外的具體實施例中，由控制在自行更新操作中對應部份單 元的一或更多行位址執行PASR操作，因而藉由阻止致動一 記憶體的未使用塊而達成減少自行更新的電流消耗。 圖及m顯示一半導體記憶體裝置的複數個記憶體 組中的一記憶體組” B，，的陣列分割的例子。如上述，半導 體裝置的記憶體單元陣列使用組位址編碼（如，位址Ai2及 A 13可用來產生4個記憶體組）可分割成幾個記憶體組。另 外根據本發明，如圖1 5 a所示，一記憶體組B邏輯分割 成兩塊(塊1，塊2)，較理想，大小相等，使用一位址的位 址編碼（如All)。在部份陣列自行更新操作中，存取塊1 回應邏輯階，，低，，的位址A11或存取塊2回應邏輯階，，高，，的 位址A 1 1。換了之，在一部份陣列自行更新操作中，只有 一半（1 /2 )的记憶體組執行自行更新（如，塊丨執行自行更 新，而塊2沒有）。 另外，在圖1 5 b中，一記憶體組B邏輯分割成四塊（塊 1 ,塊2，塊3及塊4),較理想，大小相等，使用兩位址的 位址編碼（如A1G及A11)。在_部份自行更新操作中，塊 1 4之可由對應位址存取。例如，存取塊1回應邏輯階，， 低的位址A 1 1及A 1 〇及存取塊2回應邏輯階，，低，，的位址 A 1 1及邏輯階”高”的A 1 0。換言之，在一部份陣列自行更 新操作中，只有1/4的記憶體組執行自行更新（如，塊丨執 本紙張尺度適財開家標準(_ A4_2igχ撕公·^ -25- 564420 A7 _______ B7 五、發明説明（23 ) 行自行更新’而塊2 - 4沒有）。同樣，一記憶體組可以邏輯 刀割成8及1 6塊使用3及4個位址，其中1 / 8或1 /1 6的記憶 體組自行更新。現在更詳細說明用於執行PASR操作的較佳 具體貫施例。 圖1 6為根據本發明一具體實施例的一用於執行pASR操作 的電路示意圖。圖丨6顯示圖2所示的内部位址產生器及計 數态209的一具體實施例。圖1 6的示意圖進一步顯示一根 據本發明一特徵的控制方法用於遮蔽由一自行更新位址計 數器產生的位址位元及控制一自行更新週期。圖丨6的電路 包括一命令緩衝器1601，一振盪器1602，一自行更新週期 (PSELF)產生器1603 , —自動脈衝產生器16〇4，一計數器 1605,行位址緩衝器16〇6及行位址預解碼器16〇7。 計數器1605包括複數個週期計數器（如計數器〇 _計數器 11)。半導體記憶體裝置利用的週期計數器數目較理想等於 需要的位址位元數目以產生致動字線的内部位址。例如， 在圖1 5 a及1 5 b的具體實施例其中每個記憶體組的字線數 目為4096，需要12個位址位元（CNT0_CNTn)。如此，在圖 16的具體實施例中，計數器16〇5包括12週期計數器。 〒令緩衝器1601接收一外部自行更新命令訊號作為輸入 (施加在半導體1己憶體晶片）及輸出一内部更新控制訊號丨犯 作為回應。根據控制訊號IN2的邏輯階，執行一或更多選 擇記憶體組整體的全陣列自行更新操作或執行一個或更個 多選擇記憶體組的一部份的PASR操作。 較具租，在一具體貫施例中，如果控制訊號〗N2設定在 -26-
564420 五 A7 B7 發明説明（24 ) 邏輯”高”回應自行更新命令訊號，將執行一或更多選擇記 憶體組全陣列自行更新操作。圖17為用於一或更多選擇記 憶體組執行全陣列自行更新操作的控制訊號定時圖。回應 邏輯”高”控制訊號IN2，振盪器1602產生一訊號POSC。POSC 訊號為PSELF產生器1603的輸入，產生一 PSELF脈衝訊號具有 一預定週期”T”並大於POSC脈衝訊號的週期好幾倍。自動 脈衝產生器1604產生一 CNTP脈衝訊號回應各脈衝的上升邊 緣包括PSELF控制訊號。CNTP訊號為計數器1605的輸入以產 生位址訊號CNT0至CNT11，該位址訊號由PSELF訊號的上升 邊緣致動。計數器順序產生内部行位址作為行位址緩衝器 1606的輸入。以後，緩衝行位址由行位址預解碼器1607解碼 及執行一由順序致動的字線選擇的記憶體組的全自行更新 操作（如上述）。如圖1 7所示致動各字線。 因此，在已知選擇記憶體組的全自行更新操作的情況 下，部份自行更新訊號IN2固定在邏輯”高”階，致使訊號 CNT11根據更新操作中產生的自動脈衝訊號CNTP的致動而 產生（如圖1 7所示）。 另一方面，如果是根據本發明的一特徵的PASR操作，控 制訊號IN2設定為邏輯”低”階。回應邏輯”低”IN2訊號，計 數器1 1不操作回應CNTP訊號及計數器1 1 (即CNT11)的位址 位元被遮蔽及固定在邏輯”低”階。圖1 8為根據本發明一具 體實施例的一計數器的示意圖。較具體，圖1 8顯示圖1 6所 示的計數器1605的一週期計數器1605- 11。計數器1605_ 11包 括複數個NAND緩衝器N；l，N2(接收IN2更新訊號作為輸 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
564420 A7 ______ _ B7 _·____ 五、發明説明（25 ) 入），複數個轉換閘t0-t3，及複數個反相器緩衝器IrU’ 如所示全部連接操作。 如上述，及圖1 8 b的定時圖所示，一邏輯低階IN2訊號施 加在計數器1605-11以關閉計數器的操作及保持計數器的輸 出位元（CNT11)在邏輯，，低，，階，而不考慮CNT10的輸入邏輯 階。簡言之，計數器1605- 11的操作如下。假設内結點的原 始狀態如下-n〇(高），nl(低），n2(高），n3(低），n4(低）， n5(高），CNT11(低），IN2(高）。如果CNTP10變低，t3打開， n4變高，n3變高，n5變低及最後輸出CNT11變高。如果 CNT10變高，tl打開，η0變低，nl變高，及η2變低。CNT11 的階根據CNTP10的低階繼續改變。 另夕卜，如圖1 5 (a)所示，為了防止在1/2PASR操作中一組 更新兩次，更新週期的週期” τ，，加倍（2T)以減少電流消 耗。換言之，在圖1 5 a的具體實施例中，因為只有2047字線 需要致動（2’，更新訊號PSELF的週期，，T”加倍。回應訊號 IN2調整更新訊號的週期，，τ”。圖19為根據本發明一具體實 施例的—PSELF產生器的示意圖。PSELF生器1603包括一 η位 元計數器，其中週期計數器的數量（16〇3- 1至1603- 4)係用來 根據訊號ΙΝ2產生PSELF訊號變化。 較具體，在一選擇記憶體組的全陣列自行更新操作的情 況下’使用預定數量的計數器（ 1603- 1至1603- 3)以產生QN或 來自計數器Ν1603- 3的PSELF訊號。回應邏輯”高，，階的IΝ2， pose訊號經切換機構丨603_ 5直接切換到計數器〇16〇3·丨，及 具有週期” τ”的PSELF訊號從PSELF產生器1603輸出。 ____ -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X297公釐） 564420 A7 B7 五、發明説明（26 ) 另外，在PASR操作的情況下其中IN2具有邏輯階”低”， 開關1603- 5傳遞POSC訊號至一額外計數器1604- 4，致使PSELF 訊號的週期為全陣列自行更新操作預定自行更新週期的兩 倍（2 T)。供各額外計數器使用，PSELF的週期T加倍。例 如，圖2 0為一示意圖顯示全陣列自行更新操作，1/2PASR 操作及1/4PASR操作的字線致動週期。如此，在1/4PASR操 作的情況下，PSELF產生器1603使用兩個額外計數器造成 PSELF訊號的週期為全陣列自行更新操作預定週期T的4倍 (4T) 〇 圖2 1為根據本發明另外具體實施例的一用於執行PASR操 作的電路示意圖。圖2 1電路的操作與上述圖1 6電路的操作 相似，但計數器1 0，1605- 10，及計數器1 1，1605- 11，由一 控制訊號IN3選擇開閉/啟動除外，該控制訊號為PSELF產生 器的輸入用來控制自行更新週期。經由控制訊號IN3選擇 關閉週期計數器10及週期計數器11，位址位元CNT10及 CNT11分別遮蔽及固定在理想的邏輯階，以便執行1/4PASR 操作。 圖2 2顯示根據本發明一具體實施例的一自行更新週期產 生電路1603，其中一更新週期係由控制訊號IN2及IN3選擇 控制以加倍或4倍的預定自行更新週期週期“ T”。電路包括 複數個週期計數器1604，1605，1606，及1607，一 NOR閘 1608，複數個轉換閘1609，1610，1611，及複數個反相器緩 衝器1612，1613，1614，如所示全部連接操作。使用控制訊 號IN2以啟動一 1/2PASR操作及使用控制訊號IN3以啟動一 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 564420 A7 B7 _ .__ 五、發明説明（27 ) 1/4PASR操作。根據控制訊號IN2及IN3的邏輯階，振盪器訊 號POSC的路徑改變以從Q 1週期計數器1604的輸出獲得理想 的PSELF訊號。 較具體，假設週期計數器1604的輸出為決定電流週期的 輸出。在一具體實施例中，在一全陣列自行更新操作的情 況下，訊號IN2及IN3固定在邏輯’’低，，階。轉換閘1609致動 而轉換閘1610及1611未致動，造成訊號p〇SC通過週期計數器 1605及1604以產生一 PSELF訊號具有週期’，丁”（如圖23a定時圖 所示）。在一 1/2PASR操作的情況下，訊號IN2及IN3分別固 定在邏輯”高”階及邏輯”低”階。結果，轉換閘1609及1611 為未致動及POSC訊號通過週期計數器1606，1605及1604。計 數器1604( PSELF)的輸出具有一週期為全陣列自行更新PSELF 週期的兩倍（如圖2 3 b定時圖所示）。另外，在一 1/4PASR操 作的情況下，訊號IN2及IN3分別固定在邏輯，，低，，階及邏 輯”高”階，造成轉換閘1611致動及轉換閘1609及1610未致 動。所以，POSC訊號通過全部的週期計數器1606，1607， 1605及1604。計數器1604的輸出訊號具有一週期為全陣列自 行更新預定週期’，T”的四倍（如圖23c定時圖所示）。 圖24( a)及24( b)為根據本發明另外具體實施例的週期計 數器示意圖。特別，圖24( a)及24( b)顯示根據本發明具體 實施例的週期計數器1605- 11及1605- 10 ,可使用圖21的計數 态1605芫成以提供，如1/4PASR操作。圖24(a)及24(b)所示 的週期計數器與圖l8(a)所示的週期計數器相似，但所包含 的緩衝器I 6，及轉換閘t 5及16除外，如所示全部連接操 ___ -30- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐） 564420 A7 B7 五、發明説明（28 ) 作。另夕卜，控制訊號IN2及IN3各包括一兩位元訊號， IN2A，IN2B及IN3A，IN3B，用於提供計數器位元CNT11及 CNT10的各種輸出，然後提供位址位元10及11的各種輸出用 於選擇選擇記憶體組的一記憶體塊。例如，在一具體實施 例中，根據1/4PASR操作的選擇記憶體組塊1-4之一根據下 表更新： IN3 IN2 塊 IN3B/IN3A IN2B/IN2A L/L L/L 1 H/L L/L 2 L/L H/L 3 H/L H/L 4 根據本發明的另外具體實施例，用於執行PASR操作的第 二種控制方法是一種不控制對應行位址計數器，但控制對 應部份行位址的單元陣列的一行位址，及阻止致動選擇記 憶體組的未使用塊的方法。例如，再參考圖1 5 a，單元資 料放大塊1關連的自行更新計數器。在塊2中，即使啟動自 行更新計數器，致動仍被阻止因為受控制不是自行更新位 址計數器而是一位址。藉由阻止施加一行位址至一行位址 緩衝器或解碼器而完成致動阻止。 圖2 5為行位址緩衝器1606的示意圖顯示一種經行位址緩 衝器阻止一行位址致動的方法。如所示，計數器1605(圖1 6) 的輸出位址位元ADDR11由訊號IN2遮蔽，致使行位址1 1維 -31- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 564420 A7 B7 五、發明説明（29 ) 持在邏輯階”低”。所以，選擇圖1 5 a的塊1。 圖2 6為根據本發明另外具體實施例行位址緩衝器的部份 示意圖顯示一種阻止行位址緩衝器内一位址致動的方法。 電路包括複數個反相器2601- 2605，轉換閘2607及nor閘2608。 並施加一位址位元（如ADDR11)至反相器2601。一訊號IN4包 括一 PASR控制訊號並施加於一 NOR閘2608的輸入及一訊號 PRCNT包括在更新操作中致動的一訊號並施加至轉換閘2607 及反相器2602。如果訊號PRCNT被致動變成邏輯’’高”階，傳 輸閘2607傳送自行更新計數器1605(例如圖16)產生的行位址 ADDR至結點A。此時，如果訊號IN4固定具有邏輯，，低” 階，結點A輸出一訊號經NOR閘作為一内部行位址訊號 RAIJ。所以，執行一全陣列自行更新操作。另一方面，如 果訊號IN4固定具有一邏輯”高”階，輸出訊號RAIJ維持在邏 輯”低”階。因此，執行PASR操作。 在本發明的另外具體實施例中，阻止選擇記憶體組的未 使用塊的行位址致動係藉由阻止一行位址施加在一行位址 預解碼器1607而完成。圖2 7為阻止一行位址致動的一行位 址解碼器的示意圖。電路包括一 NAND閘2701，複數個反相 器2702- 2704及一轉換閘2705，如所示全部操作連接。一訊號 PDRAE為啟動行解碼器的訊號及控制訊號IN5為PASR控制訊 號。在全陣列自行更新操作的情況下，如果訊號PDRAE及 IN5各固定為邏輯”高”階，一行位址訊號RA經傳輸閘2705 轉換及輸出作為更新位址DRA。另一方面，在PASR操作的 情況下，如果訊號PDRAE固定為一邏輯’’高”階，及控制訊 _ _ -32-___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. —種記憶體裝置，包括： 複數個記憶體組，各包括複數個記憶體塊；及 /自行更新控制電路，用於選擇該等記憶體組之一及 執仃名遥擇5己憶體組之記憶體塊之一的自行更新操作。 々申喷專利圍第i項之記憶體裝置，#中自行更新控 制電路包括： -自行更新位址計數器，用於產生行位址資料； 一自行更新週期電路，用於產生一自行更新週期訊 號； ―其中自订更新位址計數器負責自行更新命令訊號以遮 蔽位址資料之一或更多位元，及其中自行更新週期產生 電路響應於自行更新命令訊號以增加自行更新週期訊號 的期間。 3·如申請專利範圍第2項之記憶體裝置，其中自行更新週 期訊號的週期隨位址資料的遮蔽位元數增加而增加。 4·如申請專利範圍第2項之記憶體裝置，其中位址資料的 一遮蔽位元階為固定。 5·如申請專利範圍第丨項之記憶體裝置.，其中自行更新控 制電路包括複數個行解碼器用於選擇記憶體組的記憶體 卓元的子線，其中關係選擇3己憶體組的一行解石馬器負責 一自行更新命令訊號用於阻止與選擇記憶體組未選擇部 份相關的字線之致動。 6·如申請專利範圍第丨項之記憶體裝置，其中自行更新控 制電路包括一行位址缓衝器負責一自行更新命令訊號用 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 六、申請專利範圍
    一未選擇記憶體塊相 關的字線 阻止與選擇記憶體組的 在更新操作中致動。 8· 如申請專利範圍第7項之方法，其中選擇 體組的記憶體單元塊的步驟包括步驟： 個選擇記憶 產生一自行更新命令訊號； 遮蔽一 號；及 或更多行位址資料位元回應自行更新命令訊 選擇用於更新操作由遮蔽位元定址的記憶體單元塊。 9.如申請專利範圍第8項之方法，其中遮蔽位元步驟包括 固定位元階。 10·如申請專利範圍第9項之方法，其中根據遮蔽位元的固 定值選擇記憶體單元塊。 11·如申請專利範圍第8項之方法，進一步包括步驟·· 產生一自行更新週期訊號用於控制更新操作；及 根據自行更新命令訊號增加自行更新週期訊號的週 期。
    A8 B8 C8
    12. -種控制一半導體記憶體裝置的自行更新操 包括步驟： 忐、 在一自行更新操作中產生一控制訊號； 回應该控制訊號遮蔽至少一行位址； 使用未遮蔽的行位址執行半導體記憶體裝置中一部份 記憶體組的自行更新操作。 13. 如申請專利範圍第12項之方法，其中遮蔽至少_行位址 的步驟包括一週期計數器關閉操作以固定一位址位元 階。 I 14. 如申請專利範圍第13項之方法’進一步包括增加自行更 新週期訊號的週期回應控制訊號的步驟。 15. 如申請專利範圍第12項之方法，進—步包括使用遮蔽位 址選擇一部份記憶體組的步驟。 16. 如申睛專利範圍第丨2項之方法’其中遮蔽至少一行位址 的步驟包括阻止對應記憶體組未使用部份的行位址致動 的步驟。 Π.如申請專利範圍第16項之方法，其中阻止一行位址致動 的步驟係在一行位址緩衝器内執行。 18·如申請專利範圍第16項之方法，其中阻止一行位址致動 的步驟係在一行位址預解碼器内執行。 19· 一種用於一半導體記憶體裝置中執行一部份陣列自行更 新（PASR)操作之電路，該電路包括： 一第一脈衝產生器，用於在一半導體記憶體裝置的更 新操作中產生一自行更新週期訊號，其中該自行更新週 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    裝 年月 f A8 B8 C8 D8 ; o補.〜 ^ *21^ ......---—1 六、申請專利範園 期訊號包括一預定週期T ;及 一計數器，包括複數個週期計數器，用於產生行位址 貝料回應自行更新週期訊號，其中在半導體記憶體裝置 的更新操作中解碼行位址資料以致動一記憶體組的字 線， 其中在PASR操作中，計數器負責从队控制訊號以關閉 一週期計數器的操作以遮蔽從計數器輸出的一位址位元 及其中第一脈衝產生器負責pASR^制訊號以增加自行更 新週期訊號的預定週期T。 2〇·如申請專利範圍第19項之電路，進一步包括一命令緩衝 益用於接收一外部自行更新命令訊號及輸出pASR控制訊 號。 21. 如申請專利範圍第19項之電路，進一步包括一第二脈衝 產生器其中第二脈衝產生器輸出一計數器控制訊號回應 自行更新週期訊號以控制計數器的操作。 22. 如申請專利範圍第19項之電路，進一步包括一行位址緩 衝器用於接收從計數器輸出的行位址資料。 23·如申請專利範圍第19項之電路，進一步包括振盈器用於 產生一振盪益訊號以控制第一脈衝產生器的操作。 24. 如申請專利範圍第23項之電路，其中第一脈衝產生器包 括複數個週期&十數裔，其中振盈器訊號由一組選擇週期 計數器根據PASR控制訊號處理，以調整從第一脈衝產生 器輸出自行更新週期訊號的週期。 25. —種用於在一半導體記憶體裝置中執行的部份陣列自行 本紙張尺度適财s Η家料(CNS) Α4規格^10 X297公釐) 5|6442〇— 吡斗28 A8 B8 C8 ΤΊβ
    η C」:;: ；r 更新（PASR)操作之電路，該電路包括： 一第一脈衝產生器，用於在一半導體記憶體裝置的更 新操作中產生一自行更新週期訊號； 一計數器包括複數個週期計數器，用於產生行位址資 料回應自行更新週期訊號，其中在半導體記憶體裝置的 更新操作中解碼行位址資料以啟動一記憶體組的字線； 行位址緩衝器，用於接收從計數器輸出的行位址資 料及輸出行位址； 一行預解碼器，用於解碼從行位址緩衝器輸出的行位 址以產生自行更新位址訊號經處理以便在半導體記憶體 裝置的更新操作中啟動一記憶體組的字線， 其中在PASR操作中，行位址緩衝器負責1>八张控制訊號 以遮蔽行位址資料的一或更多的位址位元以阻止對應記 憶體組的未使用部份的字線致動。 26.如申請專利範圍第25項之電路，其中一遮蔽位址位元階 在PASR操作中為固定。 27·—種用於在一半導體記憶體裝置中執行部份陣列自行更 新（PASR)操作之電路，該電路包括： 一第一脈衝產生器，用於在一半導體記憶體裝置的更 新操作中產生一自行更新週期訊號； 一計數器，包括複數個週期計數器，用於產生行位址 資料回應自行更新週期訊號，其中在半導體 的更新操作中解碼行位址資料以啟動一記憶 線； -5- 本紙張尺度適用巾國目家料(CNS) A4規格T21G X 297公釐) |年月日Ι…92LL11
    A8 B8 C8 D8 六、申請專利範圍 一行位址緩衝器用於接收從計數器輸出的行位址資料 及輸出行位址； 一行預解碼器用於解碼從行位址緩衝器輸出的行位址 以產生自行更新位址訊號經處理以便在半導體記憶體裝 置的更新操作中啟動一記憶體組的字線， 其中在PASR操作中，行預解碼器負責PASR控制訊號以 遮蔽行位址資料的一或更多的位址位元以阻止對應記憶 體組的未使用部份的字線啟動。 28·如申請專利範圍第2 7項之電路，其中一遮蔽位址位元階 在PASR操作中為固定。 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 號專利申請案 丨年H 換頁(92年7月） |说128 _穴 :私•.一一 ·.一. *..— 15(a) WLO WL1 WL2047 2Τ ΐ Ar::穸 0 A二：浙 __y\_ Β 5644^- !年月 號專利申請案 2Β 中龛儀袁替換頁(92年7月) 圖 15(b) WL1 WLS23 4T 洚一 Ar:豸 >】0:豸 Β Απ:^ As:3«v 8 >r·^ >10:弇 UKh AU:驷 Α 1.9Φ CD 5 6442^- 丨孤工—2a.. Ι)9ΘΟ 2330號專利申請案 圖4替換頁(92年7月) 16 鸯命命
    年月曰 彳32330號專利申請案 J2JL 2_補 式替換頁(92年7月） 7 Ί1 圖
    素號專利申請案 替換頁(92年7月) ^ _________一-^ 圖18(a)
    r--------1 6NT11 1605—11 §^4420 7 r; ^ ^ 说H|32330號專利申請案 年月3 替換頁(92年7月） 92,7.28 圖18(b) IN2 Η CNT10=CNTP L CNT11=CNT1 L
    替換頁(92年7月） 第淹90132330號專利申請案 年)} Η …-.·」··------------ 19 1603. I--------------------------------------1 POSC IN2
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    1605 564420 年月！1赛|0^233〇號專利申請案 成替換頁(92年7月) 2 2 圖
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    _ θ 號專利申請案 28 替換頁(92年7月） * .，^—^*^，1' 11 "_’ 圖23(a) IN2.IN3 _L__ pose _ΓυττυυΤΓΙΓϋυυυυυυΤΓυΤΓ qo _ 1 J ___I 一~
    〇1 圖23(b)
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