CN113535460A - 数据存储装置及其操作方法 - Google Patents

数据存储装置及其操作方法 Download PDF

Info

Publication number
CN113535460A
CN113535460A CN202011115746.9A CN202011115746A CN113535460A CN 113535460 A CN113535460 A CN 113535460A CN 202011115746 A CN202011115746 A CN 202011115746A CN 113535460 A CN113535460 A CN 113535460A
Authority
CN
China
Prior art keywords
parity
pages
memory
data
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202011115746.9A
Other languages
English (en)
Inventor
文敏焕
金世中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113535460A publication Critical patent/CN113535460A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本技术涉及一种包括存储器装置和存储器控制器的数据存储装置。根据本技术，存储器控制器具有改善的可靠性并且控制包括超级块的存储器装置的操作，该超级块包括多个页面，该存储器控制器包括：奇偶校验控制器，被配置为使用待存储在多个页面之中的第一组中的数据来生成第一奇偶校验，并且使用待存储在多个页面之中的第二组中的数据来生成第二奇偶校验；以及写入操作控制器，被配置为控制该存储器装置将第一奇偶校验和第二奇偶校验存储在超级块中，并且第一组和第二组共同包括多个页面之中的至少两个或更多个页面。

Description

数据存储装置及其操作方法
相关申请的交叉引用
本专利文件要求于2020年4月16日提交的、申请号为10-2020-0046152的韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文。
技术领域
所公开的技术涉及一种电子装置，并且更特别地，涉及一种数据存储装置及其操作方法。
背景技术
数据存储装置是一种用于临时或永久存储数据的装置。数据存储装置包括存储器装置或存储器介质以及用于向该存储器装置或存储器介质写入数据或者从该存储器装置或存储器介质检索数据的存储器控制器。这种存储器装置或存储器介质可以包括由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体材料形成的半导体存储器。存储器装置主要分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置需要持续的电力供应以保留数据。易失性存储器装置的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。
相反，非易失性存储器装置即使在没有电力供应的情况下也可以保留所存储的数据。非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪速存储器主要分类为NOR型和NAND型。
保持或改善数据完整性是任何数据存储装置以及数据传输的重要特征。错误校正码(ECC)可以用于保持或改善各种类型的数据存储装置(包括易失性存储器装置或非易失性存储器装置)的数据完整性。特别地，某些存储器装置是不可靠的，并且通常需要使用ECC以使得显著提高数据可靠性，但是需要用于ECC奇偶校验位的额外存储空间作为代价，其中ECC奇偶校验位将用于检测和/或校正读取数据中的错误位。
发明内容
除了其它特征和益处之外，所公开技术的实施例还涉及一种可以改善数据可靠性的数据存储装置及其操作方法。
根据所公开技术的实施例，一种控制存储器装置的操作的存储器控制器，该存储器装置包括超级块，该超级块包括多个页面，该存储器控制器可以包括：奇偶校验控制器，被配置为使用待存储在多个页面之中的第一组中的数据来生成第一奇偶校验，并且使用待存储在多个页面之中的第二组中的数据来生成第二奇偶校验；以及写入操作控制器，被配置为控制该存储器装置将第一奇偶校验和第二奇偶校验存储在超级块中，并且第一组和第二组可以共同包括多个页面之中的至少两个或更多个页面。
根据所公开技术的实施例的一种数据存储装置可以包括：存储器装置，包括超级块，该超级块包括多个页面；以及存储器控制器，被配置为控制该存储器装置将第一奇偶校验和第二奇偶校验存储在超级块中，通过使用多个页面中的第一组中存储的数据来生成第一奇偶校验，并且通过使用多个页面中的第二组中存储的数据来生成第二奇偶校验，并且第一组和第二组可以共同包括多个页面之中的至少两个或更多个页面。
根据所公开技术的实施例的一种数据存储装置可以包括：存储器装置，包括超级块，该超级块包括与多个字线相对应的多个页面；以及存储器控制器，被配置为控制该存储器装置，使得将至少两个或更多个奇偶校验存储在与多个字线之中的弱字线相对应的页面中，该至少两个或更多个奇偶校验可以包括第一奇偶校验和第二奇偶校验，通过使用多个页面之中的第一组中存储的数据来生成第一奇偶校验，并且通过使用多个页面之中的第二组中存储的数据来生成第二奇偶校验，并且第一组和第二组可以共同包括多个页面之中的至少两个或更多个页面。
根据本技术的实施例，提供了一种具有改善的可靠性的数据存储装置及其操作方法。
附图说明
图1示出了基于所公开技术的实施例的数据存储装置的示例。
图2是示出基于所公开技术的实施例的包括存储一个或多个奇偶校验位的存储器空间的存储器装置的示图。
图3示出了基于所公开技术的实施例的使用一个或多个奇偶校验位的数据恢复方案的示例。
图4示出了基于所公开技术的实施例的使用在与目标字线相关联的存储器空间中存储的两个或更多个奇偶校验的数据恢复方案的示例。
图5是示出基于所公开技术的实施例的生成一个或多个奇偶校验位的存储器控制器的框图。
图6是示出基于所公开技术的实施例的奇偶校验生成器的示例的框图。
图7示出了奇偶校验信息的示例。
图8示出了根据奇偶校验信息而存储在奇偶校验信息寄存器中的信息。
图9是示出基于所公开技术的实施例的根据物理地址生成奇偶校验的示例操作的流程图。
图10示出了基于所公开技术的实施例的存储器装置100的示例。
图11示出了基于所公开技术的一些实施例的图1的存储器控制器的另一示例。
图12是示出作为包括基于所公开技术的实施例而实施的存储器装置的数据存储装置的示例的存储卡系统的框图。
图13是示出作为包括基于所公开技术的实施例而实施的存储器装置的数据存储装置的示例的固态驱动器(SSD)系统的框图。
图14是示出包括包含基于所公开技术的实施例的存储器装置的数据存储装置的用户系统的框图。
具体实施方式
图1示出了基于所公开技术的实施例的数据存储装置的示例。
在一些实施方式中，数据存储装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。
数据存储装置50可以是响应于从诸如以下的主机300接收的命令和控制信号而存储数据的装置：蜂窝电话、智能电话、MP3播放器、笔记本电脑、台式计算机、游戏机、电视、平板PC或车载信息娱乐系统。
根据提供与主机300的通信方法的主机接口，数据存储装置50可以被制造为各种类型的数据存储装置中的一种。数据存储装置50的示例可以包括诸如以下的数据存储装置：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)数据存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡类型数据存储装置，外围组件互连(PCI)卡类型数据存储装置，高速PCI(PCI-E)卡类型数据存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
数据存储装置50可以被制造为各种类型的封装中的任意一种。数据存储装置50的示例封装可以包括叠层封装(POP)、系统级系统(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100响应于从存储器控制器200接收的命令和控制信号而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
存储器单元阵列中的存储器单元可以被分组为存储器页面，其中每个存储器页面由相邻的存储器单元形成，并且这种存储器页面可以被进一步分组为存储块，其中每个块由相邻的页面形成。在实施例中，一个页面可以是用于将数据写入存储器装置100中的最小单位，或者是用于从存储器装置100读取数据的最小单位。多个存储器页面的存储块可以是用于擦除数据的最小单位。
在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移转矩随机存取存储器(STT-RAM)等。在本专利文件中讨论的所公开技术的一些实施例中，仅作为示例，假定存储器装置100是NAND闪速存储器。
存储器装置100可以从存储器控制器200接收命令和地址。存储器装置100被配置为访问存储器单元阵列中的由接收到的地址所选择的区域。访问所选择的区域表示对所选择的区域执行与接收到的命令相对应的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由该地址选择的区域。在读取操作期间，存储器装置100可以从由该地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除由该地址选择的区域中存储的数据。
存储器控制器200控制数据存储装置50的全部操作。
当向数据存储装置50施加电力时，存储器控制器200可以运行固件(FW)。固件FW可以包括：主机接口层HIL，接收从主机300输入的请求或向主机300输出响应；闪存转换层(FTL)，管理主机300的接口与存储器装置100的接口之间的操作；以及闪存接口层(FIL)，向存储器装置100提供命令或从存储器装置100接收响应。
在实施例中，存储器控制器200可以从主机300接收数据和逻辑地址(LA)，并且可以将逻辑地址转换为物理地址(PA)，该PA指示存储器装置100中包括的、待存储数据的存储器单元的地址。LA可以是逻辑块地址(LBA)，PA可以是物理块地址(PBA)。
存储器控制器200可以根据主机300的请求来控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、PBA和数据提供到存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和PBA提供到存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和PBA提供到存储器装置100。
在实施例中，存储器控制器200可以控制存储器装置100自行执行编程操作、读取操作或擦除操作，而不管来自主机300的请求。例如，存储器控制器200可以控制存储器装置100执行编程操作、读取操作或擦除操作，以用于执行后台操作(诸如，损耗均衡、垃圾收集或读取回收)。
参照图1，存储器控制器200可以进一步包括奇偶校验控制器210。
可以使用各种方法来提高存储器装置100中存储的数据的可靠性。基于实施例的存储器控制器200可以生成奇偶校验。当作为读取存储器装置100中存储的数据的结果发生错误时，奇偶校验可以是恢复发生错误的数据的数据。
具体地，存储器装置100可以包括多个存储器芯片。多个存储器芯片中的每一个可以包括多个存储块。多个存储块中的每一个可以包括存储器单元。多个存储块可以被分组为超级块。超级块可以是生成一个奇偶校验的单位。
也就是说，作为使用超级块中包括的数据来执行运算的结果，可以生成一个奇偶校验。例如，操作可以是异或(XOR)运算。可选地，超级块可以被表示为所生成的奇偶校验可以恢复错误的区域。也就是说，当超级块中包括的数据中的一些数据发生错误时，可以通过使用由相应的超级块生成的奇偶校验来恢复发生错误的数据。
所公开的技术可以用于基于作为“超级块”的一组块来控制存储器装置。在一些实施方式中，一组相邻的逻辑块可以形成超级块。以粗粒度来映射超级块，同时以细粒度来将超级块内的页面映射到物理块中的位置。例如，超级块可以跨越多个芯片、管芯和平面。在一些实施方式中，每个超级块可以在每个超级块中存储奇偶校验信息，以当单个芯片或平面内的错误校正码(CC)无法恢复数据时恢复该数据。
在实施例中，奇偶校验控制器210可以根据从主机300接收的逻辑地址转换的物理地址来确定待生成的奇偶校验的数量。可选地，奇偶校验控制器210可以根据物理地址来确定生成奇偶校验的超级块。
例如，假定存储器单元的物理地址包括预定的目标地址。奇偶校验控制器210可以使用大小小于预定大小的超级块的超级块来生成奇偶校验。也就是说，可以生成与不同大小的超级块相对应的两个或更多个奇偶校验。此处，不同的超级块可以包括一些重叠的存储块。
在实施例中，存储器控制器200可以进一步包括联接到奇偶校验控制器210的错误校正电路。错误校正电路应用奇偶校验来校正被布置为属于一组页面的多个页面中的至少一个。例如，错误校正电路应用第一奇偶校验来校正被布置为属于第一组页面的多个页面中的至少一个。例如，错误校正电路应用第一奇偶校验和第二奇偶校验来校正被布置为属于第一组页面和第二组页面的多个页面中的至少一个。
主机300可以使用诸如以下的各种通信方法中的至少一种与数据存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速互连芯片(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减少的DIMM(LRDIMM)。
图2是示出基于所公开技术的实施例的包括存储一个或多个奇偶校验位的存储器空间的存储器装置的示图。
参照图2，存储器装置100可以包括多个存储器管芯DIE0至DIE5。每个存储器管芯可以包括多个页面PG1至PGN。一个页面可以被定义为连接到相同字线的存储器单元。
参照图2，第0管芯DIE0可以包括第一页面至第N页面PG1至PGN。第一至第N页面PG1至PGN可以分别对应于第一字线WL1至第N字线WLN。
在实施例中，第一管芯DIE1可以包括第一至第N页面PG1至PGN。第一至第N页面PG1至PGN可以分别对应于第一字线WL1至第N字线WLN。
以相同的方式，图2中示出了第二管芯DIE2至第五管芯DIE5。图2所示的字线编号可以是用于指示存储器管芯中包括的多个页面中的每一个的物理存储器位置的标识编号。例如，第0管芯DIE0中包括的第一页面PG1可以是连接到第0管芯DIE0中包括的第一字线WL1的存储器单元。第一管芯DIE1中包括的第一页面PG1可以与第0管芯DIE0中包括的第一页面PG1不同，并且可以是连接到第一管芯DIE1中包括的第一字线WL1的存储器单元。
换句话说，对于每个管芯，第一字线WL1至第N字线WLN可以指示标识编号，该标识编号指示每个存储器管芯中的多个页面PG1至PGN中的每一个的物理存储器位置。
参照图2，存储器装置100可以包括第一超级块。例如，第一超级块可以包括图2所示的第0至第五管芯DIE0至DIE5。也就是说，第一超级块可以包括第0至第五管芯DIE0至DIE5中包括的所有多个页面PG1至PGN。换句话说，第一超级块可以是一组页面，并且该相应组可以包括两个或更多个页面。因此，第一超级块可以是第一组或第一页面组。
参照图2，可以使用第一超级块来生成第一奇偶校验P1，并且可以将所生成的第一奇偶校验P1存储在存储器装置100中。具体地，可以使用第一超级块中存储的数据来生成第一奇偶校验P1。例如，可以通过XOR运算来生成第一奇偶校验P1。当第一超级块发生读取错误时，可以使用第一奇偶校验P1来恢复带有错误的数据。
在实施例中，图2所示的一个页面PG可以是可以使用奇偶校验而被恢复的数据的最小单位。例如，可以对待存储在以下页面中的数据执行XOR运算：第0管芯DIE0的第一至第N页面PG1至PGN、第一管芯DIE1的第一至第N页面PG1至PGN、第二管芯DIE2的第一至第N页面PG1至PGN、第三管芯DIE3的第一至第N页面PG1至PGN、第四管芯DIE4的第一至第N页面PG1至PGN和第五管芯DIE5的第一至第N页面PG1至PGN。因此，可以生成第一奇偶校验P1。
在读取以下页面时可能会发生读取错误：第0管芯DIE0的第一至第N页面PG1至PGN、第一管芯DIE1的第一至第N页面PG1至PGN、第二管芯DIE2的第一至第N页面PG1至PGN、第三管芯DIE3的第一至第N页面PG1至PGN、第四管芯DIE4的第一至第N页面PG1至PGN和第五管芯DIE5的第一至第N页面PG1至PGN。此处，可以通过对第一超级块中包括的、除了带有一个或多个错误的页面之外的其它所有页面中存储的数据和第一奇偶校验P1执行XOR运算，来校正该带有一个或多个错误的页面的读取错误。也就是说，如果由于读取第一超级块中的页面而发生读取错误，则可以使用第一奇偶校验P1来校正错误。
在实施例中，可以使用XOR运算和数据恢复方法。使第P页面(未示出)的数据为“11010011”。使第Q页面(未示出)的数据为“00111011”。使第R页面(未示出)的数据为“11111111”。第P页面、第Q页面和第R页面是一个超级块的一部分。可以通过对第P页面的数据、第Q页面的数据和第R页面的数据执行XOR运算来获得奇偶校验值“00010111”。
此处，假设超级块中的页面中的一个发生读取错误。例如，假设从第Q页面读取的数据包括错误。在这种情况下，可以对第P页面、第R页面和奇偶校验执行XOR运算。也就是说，通过对“11010011”、“11111111”和“00010111”执行XOR运算来获得“00111011”，从而恢复第Q页面的原始数据。
以这种方式，可以校正来自图2所示的第一超级块的读取错误。因此，当一个页面PG发生读取错误时，可以使用第一奇偶校验P1来恢复该页面中存储的数据。
本专利文件中讨论的第一超级块中包括的存储器管芯的数量或每个存储器管芯中包括的页面的数量仅通过示例的方式提供。
图3示出了基于所公开技术的实施例的使用一个或多个奇偶校验位的数据恢复方案的示例。
在一些实施方式中，存储器装置100可以包括第一超级块和第二超级块。在一个示例中，第一超级块和与该第一超级块相对应的第一奇偶校验P1可以与参照图2描述的那些相同。
参照图3，存储器装置100可以具有改善的错误检测和/或校正能力。在实施例中，存储器装置100可以包括两个或更多个奇偶校验位或者两组或更多组奇偶校验位。在实施例中，在读取第一超级块中包括的页面中的任意一个中存储的数据时检测到一个或多个错误位的情况下，对错误进行校正，并且可以使用第一奇偶校验P1来恢复数据。当两个或更多个页面包括错误时，第一奇偶校验P1可能不足以校正错误。当使用一个奇偶校验时，可以恢复一个页面中发生的错误。因此，存储器装置100可以包括第二超级块以及第一超级块。在一些实施方式中，第二超级块可以包括第一超级块中包括的存储器单元。就构成超级块的存储器单元而言，第二超级块可以与第一超级块重叠。在一些实施方式中，第二超级块的大小可以等于或小于第一超级块的大小。如以下将讨论的，在一些实施方式中，第二超级块的大小可以小于第一超级块的大小。
在实施例中，第一超级块可以是第一组或第一页面组，该第一组或第一页面组为包括第0至第五管芯DIE0至DIE5中包括的多个页面PG1至PGN的组。另外，第二超级块可以是第二组或第二页面组，该第二组或第二页面组为包括第0至第五管芯DIE0至DIE5中包括的多个页面PG1至PGX的组。
参照图3，当第二管芯DIE2中包括的第N页面PGN中发生错误时，可以使用第一超级块中包括的第一奇偶校验P1来恢复错误。可选地，当第三管芯DIE3中包括的第X页面PGX中发生错误时，可以使用第一超级块中包括的第一奇偶校验P1来恢复错误。也就是说，可使用第一奇偶校验P1校正的数据可以在第一超级块中包括的多个页面之中的一个页面中。
由于例如编程和擦除(P/E)循环、单元间干扰和数据保留错误而导致的失真或重叠的阈值电压分布可能引起读取错误。在大多数情况下，可以使用第一奇偶校验P1来管理一个页面的读取错误。然而，第一超级块中包括的两个或更多个页面可能发生读取错误。
参照图3，如果从第三管芯DIE3中包括的第X页面PGX和第二管芯DIE2中包括的第N页面PGN读取的数据中存在错误，则由于两个或更多个页面包括错误，因此单独使用第一奇偶校验P1可能无法校正错误。在所公开技术的一些实施例中，存储器装置100可以进一步包括与第二超级块相对应的第二奇偶校验P2，其中第二超级块包括在第一超级块中。
在所公开技术的一些实施例中，可以使用第二奇偶校验P2来首先恢复第二超级块中包括的第三管芯DIE3的第X页面PGX中存储的数据，其中第二超级块的大小小于第一超级块的大小。
一旦校正了第X页面PGX的错误，就可以使用与第一超级块相对应的第一奇偶校验P1来恢复第二管芯DIE2的第N页面PGN的剩余错误。也就是说，可以使用与第一超级块中包括的较小大小的第二超级块相对应的奇偶校验来校正一个页面的读取错误并且恢复原始数据，然后可以使用与第一超级块相对应的奇偶校验来校正其它页面的读取错误并且恢复原始数据。
在所公开技术的一些实施例中，超级块可以被配置为使得存储器区域属于一个以上的超级块，并且可以使用一个以上的奇偶校验来校正这种存储器区域的错误。例如，第一超级块中的存储器区域也可以属于第二超级块。在这种情况下，第一超级块使用第一奇偶校验来校正第一超级块的读取错误，并且第二超级块使用第二奇偶校验来校正第二超级块的读取错误。因此，属于第一超级块和第二超级块的存储器区域可以使用第一奇偶校验和第二奇偶校验。
基于实施例的存储器装置100可以包括多个奇偶校验，并且奇偶校验中的每一个可以不是由固定大小的超级块来生成，而是可以由可变大小的超级块来生成。也就是说，可由多个奇偶校验校正的数据的大小可以变化。另外，使用多个奇偶校验来校正错误的存储器区域可以彼此重叠。
在实施例中，存储器装置100可以对预定的物理地址使用一个以上的奇偶校验。因此，当对预定的物理地址执行写入操作时，可以生成两个或更多个奇偶校验并且将它们与数据一起写入预定的物理地址。与使用一个奇偶校验相比，当使用两个或更多个奇偶校验时，可以改善数据的可靠性。在一些实施方式中，超级块的大小可以指示可以使用相应的奇偶校验来校正的存储器区域的大小，并且超级块的大小可以彼此不同。在一些实施方式中，就超级块覆盖的存储器区域而言，不同的超级块可以彼此重叠。
图4示出了基于所公开技术的实施例的使用与目标字线相关联的存储器空间中存储的两个或更多个奇偶校验的数据恢复方案的示例。
在一些实施方式中，第0至第五管芯DIE0至DIE5中的每一个可以包括从多个字线WL1至WLN之中选择的任意一个字线。所选择的一个字线可以被定义为目标字线。目标字线WLX可以指示第X页面PGX中包括的存储器单元。例如，目标字线WLX可以是存储器装置100中包括的字线之中的数据可靠性较弱的字线。
可以基于引起读取错误的倾向性来确定目标字线WLX。例如，由于被更频繁访问的字线已经被施加了更多的读取电压，因此那些字线可能会比其它字线引起更多的错误。特定字线由于其物理位置而可能比其它字线具有更高的错误率。在本专利文件的上下文中，错误率相对较高的字线可以被称为“弱”字线，并且可以被确定为目标字线WLX。
在所公开技术的一些实施例中，与普通字线或强字线相关联的读取操作相比，更多的奇偶校验被分配到与弱字线相关联的读取操作。
关于目标字线WLX的信息可以预先存储在存储器装置100中。例如，参照图4，第X字线PGX可能联接到错误率相对较高的物理存储器位置或更频繁地产生错误的物理存储器位置。也就是说，在第0管芯DIE0中，作为连接到第X字线PGX的存储器单元的第X页面PGX可以具有相对较高的错误率。类似地，在第一至第五管芯DIE1至DIE5中，作为连接到第X字线PGX的存储器单元的第X页面PGX可以具有相对较高的错误率。
在实施例中，可以根据物理地址来确定是否生成两个或更多个奇偶校验。可选地，根据物理地址，指示可使用相应的奇偶校验来校正的区域的超级块的大小可以彼此不同。可选地，可以根据待由奇偶校验校正的物理地址来确定存储该奇偶校验的存储器位置。
参照图4，存储器装置100可以包括第一超级块、第二超级块和第三超级块。第一和第二超级块以及与各个超级块相对应的第一和第二奇偶校验P1和P2与参照图3描述的那些相同。
在实施例中，第一超级块可以是第一组或第一页面组，该第一组或第一页面组为包括第0至第五管芯DIE0至DIE5中包括的多个页面PG1至PGN的组。第二超级块可以是第二组或第二页面组，该第二组或第二页面组为包括第0至第五管芯DIE0至DIE5中包括的多个页面PG1至PGX的组。另外，第三超级块可以是第三组或第三页面组，该第三组或第三页面组为包括第三至第五管芯DIE3至DIE5中包括的多个页面PG1至PGX-1的组。
当主机发送用于将数据写入存储器装置的写入请求时，可以将待写入的数据和逻辑地址提供到存储器控制器。存储器控制器可以将从主机接收的逻辑地址转换为物理地址，该物理地址指示待写入数据的存储器单元的地址。
基于实施例的存储器控制器可以确定转换后的物理地址是否包括指示目标字线的物理地址。当转换后的物理地址包括目标字线时，存储器控制器可以生成与具有不同大小的两个或更多个超级块相对应的奇偶校验。具体地，可以生成与具有预设大小的第一超级块相对应的第一奇偶校验和与第一超级块中包括的第二超级块相对应的第二奇偶校验。另外，当目标字线具有较高的错误率时，存储器控制器可以进一步生成与第二超级块中包括的第三超级块相对应的第三奇偶校验。
具体地，可以将待写入存储器装置100的数据传输到存储器控制器。另外，可以将从主机接收的逻辑地址转换为物理地址，该物理地址指示待写入数据的存储器单元的地址。
参照图4，转换后的物理地址可以指示第0至第五管芯DIE0至DIE5中分别包括的第一至第N字线WL1至WLN。其中目标字线为第X字线WLX。由于转换后的物理地址包括作为目标字线的第X字线WLX，因此存储器控制器可以生成至少两个或更多个奇偶校验，该至少两个或更多个奇偶校验包括与第一超级块相对应的第一奇偶校验P1。例如，存储器控制器可以生成与第一超级块相对应的第一奇偶校验P1、与第二超级块相对应的第二奇偶校验P2以及与第三超级块相对应的第三奇偶校验P3。可以将所生成的第一至第三奇偶校验P1至P3存储在存储器装置100的预定存储器位置中。
参照图4，第二奇偶校验P2和第三奇偶校验P3可以存储在作为目标字线的第X字线WLX中。存储第三奇偶校验P3的存储器位置可以是第二管芯DIE2的第X字线WLX。存储第二奇偶校验P2的存储器位置可以是第五管芯DIE5的第X字线WLX。
在操作中，可以使用第一奇偶校验P1恢复错误的数据的范围可以是第一超级块中包括的数据。可以使用第二奇偶校验P2恢复错误的数据的范围可以是第二超级块中包括的数据。可以使用第三奇偶校验P3恢复错误的数据的范围可以是第三超级块中包括的数据。也就是说，联接到奇偶校验控制器的错误校正电路根据第一奇偶校验P1来校正第一超级块中包括的数据。该错误校正电路根据第二奇偶校验P2来校正第二超级块中包括的数据。该错误校正电路根据第三奇偶校验P3来校正第三超级块中包括的数据。
与仅使用第一奇偶校验P1来恢复带有一个或多个错误的数据的错误校正操作相比，基于所公开技术的一些实施例的数据存储装置和存储器控制器可以一起使用第二奇偶校验P2和第三奇偶校验P3，因此与单独使用第一奇偶校验相比，可以对更多数据实现错误校正。
在各个实施例中，第二奇偶校验P2和第三奇偶校验P3可以存储在连接到目标字线的页面中。即使连接到目标字线的页面中存储的数据中发生许多错误，也可以正常地恢复数据。
图5是示出基于所公开技术的实施例的生成一个或多个奇偶校验位的存储器控制器的框图。
在一些实施方式中，存储器控制器200可以包括奇偶校验控制器210、缓冲存储器220和写入操作控制器230。
在实施例中，存储器控制器200可以将从主机接收的逻辑地址转换为物理地址。奇偶校验控制器210可以基于转换后的物理地址来生成奇偶校验。所生成的奇偶校验可以临时存储在缓冲存储器220中。写入操作控制器230可以将临时存储在缓冲存储器220中的奇偶校验和数据提供到存储器装置100。存储器装置100可以将奇偶校验和数据存储在与物理地址相对应的存储器位置的存储器单元中。
在所公开技术的一些实施例中，奇偶校验控制器210可以包括奇偶校验管理器211和奇偶校验生成器212。奇偶校验管理器211可以接收物理地址。奇偶校验管理器211可以确定与目标字线相对应的物理地址是否包括在输入的物理地址中。目标字线可以是从存储器装置100中包括的字线WL之中选择的至少一个字线。
当与目标字线相对应的物理地址包括在输入的物理地址中时，奇偶校验管理器211可以将奇偶校验信息parity_info提供到奇偶校验生成器212，以生成两个或更多个奇偶校验。将参照图7详细描述奇偶校验信息parity_info。
奇偶校验生成器212可以接收奇偶校验信息parity_info，并且响应于该奇偶校验信息parity_info而生成奇偶校验。例如，可以生成与奇偶校验信息parity_info中包括的奇偶校验的数量或奇偶校验的存储器位置相对应的多个奇偶校验。具体地，奇偶校验生成器212可以接收待存储在存储器装置100中的数据DATA，并且对该数据DATA执行至少一次XOR运算以生成奇偶校验。可以如以上参照图2所讨论的执行XOR运算。
缓冲存储器220可以临时存储奇偶校验。缓冲存储器220可以临时存储待存储在存储器装置100中的数据DATA。在一些实施方式中，存储器控制器200可以包括一个或多个缓冲存储器220。在两个或更多个缓冲存储器220的情况下，待存储在存储器装置100中的数据DATA和奇偶校验可以存储在不同的缓冲存储器220中，或者可以存储在相同的缓冲存储器220中。
参照图5，缓冲存储器220包括在存储器控制器200中，但是在各个实施例中，缓冲存储器220可以位于存储器控制器200的外部并且可以位于数据存储装置50的内部。缓冲存储器220可以是易失性存储器装置。
写入操作控制器230可以控制缓冲存储器220，从而将缓冲存储器220中存储的数据和奇偶校验存储在存储器装置100中。在实施例中，写入操作控制器230可以控制缓冲存储器220，从而将所生成的奇偶校验存储在存储器装置的预定存储器位置中。例如，写入操作控制器230可以控制缓冲存储器220，从而将所生成的奇偶校验存储在与存储器装置的目标字线相对应的存储器单元中。
图6是示出基于所公开技术的实施例的奇偶校验生成器的示例的框图。
在一些实施方式中，奇偶校验生成器212可以包括奇偶校验信息寄存器213和奇偶校验运算组件214。奇偶校验运算组件214可以包括运算次数计数器215。
奇偶校验信息寄存器213可以从奇偶校验管理器接收奇偶校验信息parity_info，并且存储该奇偶校验信息parity_info。奇偶校验信息parity_info可以包括指示根据指示存储器装置100中的待存储数据的存储器位置的物理地址，而待生成的奇偶校验的数量的信息。
奇偶校验运算组件214可以使用待存储在存储器装置100中的数据DATA来执行XOR运算。作为执行XOR运算的结果而生成的奇偶校验可以临时存储在缓冲存储器220中。运算次数计数器215可以对所执行的XOR运算的次数进行计数。
当运算的次数达到最大计数时，其中该最大计数基于与待生成的奇偶校验相对应的超级块的大小来确定，奇偶校验运算组件214可以将标志信息提供到奇偶校验信息寄存器213。标志信息可以指示是否将所生成的奇偶校验提供到存储器装置100。
也就是说，标志信息可以指示是否对与超级块相对应的所有数据完成了XOR运算。当对与超级块相对应的所有数据完成了XOR运算时，可以将所生成的奇偶校验存储在存储器装置100中。
当未对与超级块相对应的所有数据完成XOR运算时，可以不将所生成的奇偶校验存储在存储器装置100中。在实施例中，例如，可以由运算次数计数器215来确定是否对与超级块相对应的所有数据完成了XOR运算。
在另一实施例中，除了运算次数计数器215之外，还可基于XOR运算所需的时间来确定是否对与超级块相对应的所有数据完成了XOR运算。
缓冲存储器220和写入操作控制器230可以如以上参照图5所讨论的进行操作。
图7示出了奇偶校验信息的示例。
在一些实施方式中，奇偶校验信息parity_info可以包括基于待存储在存储器装置中的数据的物理地址而待生成的奇偶校验的数量、存储器装置中的待存储奇偶校验的地址和存储器装置的超级块的大小中的至少一个。
具体地，可以将从主机接收的逻辑地址转换为物理地址。当确定转换后的物理地址包括目标地址时，奇偶校验信息parity_info可以指示应当生成两个或更多个奇偶校验。在下文中，将基于图4的奇偶校验P1至P3而示例性地给出描述。
待生成的奇偶校验的数量可以根据目标地址的错误发生概率而变化。此处，奇偶校验信息parity_info可以包括关于待生成的奇偶校验的数量的信息。
在图4所示的示例中，关于待生成的奇偶校验的数量的信息可以是3。奇偶校验信息parity_info可以包括用于生成与预设大小的第一超级块相对应的第一奇偶校验的信息。另外，奇偶校验信息parity_info可以包括用于生成与第二超级块相对应的第二奇偶校验的信息，该第二超级块的大小小于第一超级块的大小。另外，奇偶校验信息parity_info可以包括用于生成与第三超级块相对应的第三奇偶校验的信息，该第三超级块的大小小于第一超级块的大小和第二超级块的大小。
奇偶校验信息parity_info可以包括指示存储器装置中的待存储三个奇偶校验的存储器位置的物理地址。参照图4，奇偶校验信息parity_info可以包括分别指示第二管芯DIE2的第X页面PGX、第五管芯DIE5的第X页面PGX和第五管芯DIE5的第N页面PGN的物理地址。
奇偶校验信息parity_info可以包括关于超级块的大小的信息，该超级块的大小指示每个奇偶校验可以恢复错误的范围或区域。参照图4，奇偶校验信息parity_info可以包括关于与第一超级块相对应的大小、与第二超级块相对应的大小以及与第三超级块相对应的大小的信息。
图8示出了根据奇偶校验信息而存储在奇偶校验信息寄存器中的信息。
在一些实施方式中，奇偶校验信息寄存器可以包括奇偶校验标识符、奇偶校验地址和奇偶校验生成完成信息中的至少一个。
在实施例中，奇偶校验标识符可以是标识与超级块相对应的奇偶校验的信息。奇偶校验地址可以是指示存储器装置中的待存储奇偶校验的存储器位置的信息。奇偶校验生成完成信息可以是指示作为执行XOR运算的结果，是否对相应的超级块中包括的所有数据完全执行了XOR运算的信息。也就是说，奇偶校验生成完成信息可以指示是否可以将奇偶校验存储在存储器装置中。
参照图4和图8，可以包括奇偶校验地址ADDRESS2和奇偶校验生成完成信息FLAG2，奇偶校验地址ADDRESS2指示存储器装置100中的待存储第二奇偶校验P2的存储器位置，奇偶校验生成完成信息FLAG2指示待提供到存储器装置100的第二奇偶校验P2的状态。类似地，奇偶校验信息寄存器可以包括与第三奇偶校验P3有关的奇偶校验地址和奇偶校验生成完成信息中的每一个。
参照图4，假定按从存储器管芯DIE0至DIE5的、与第一字线WL1相对应的第一页面PG1至第二字线WL2和第三字线WL3的顺序存储数据。此处，当对与第三超级块相对应的所有数据完成了XOR运算时，图8所示的奇偶校验信息寄存器中的FLAG3的值可以改变。
例如，在对与第三超级块相对应的所有数据的XOR运算完成之前，FLAG3的值可以为0，而当运算完成时，FLAG3的值可以为1。
随着FLAG3的值变为1，写入操作控制器可以将临时存储在缓冲存储器中的第三奇偶校验P3提供到存储器装置。第三奇偶校验P3可以存储在由第三地址ADDRESS3指示的存储器位置处。
在实施例中，可以对与第二超级块相对应的所有数据执行XOR运算。类似地，根据指示运算是否完成的FLAG2值，可以将临时存储在缓冲存储器中的第二奇偶校验P2提供到存储器装置。
参照图4，整个第三超级块可以包括在第二超级块中。因此，当生成与第三超级块相对应的第三奇偶校验P3时，可以使用第三奇偶校验P3继续地执行XOR运算。
进一步地，根据指示完成了生成与第二超级块相对应的第二奇偶校验P2的FLAG2值，可以将临时存储在缓冲存储器中的第二奇偶校验P2提供到存储器装置。另外，整个第二超级块可以包括在第一超级块中。
因此，当生成与第二超级块相对应的第二奇偶校验P2时，可以使用第二奇偶校验P2继续地执行XOR运算。另外，根据指示完成了生成与第一超级块相对应的第一奇偶校验P1的FLAG1值，可以将临时存储在缓冲存储器中的第一奇偶校验P1提供到存储器装置。
参照图4和图8，第二奇偶校验P2和第三奇偶校验P3可以存储在目标字线中包括的页面PGX中的至少一个中。也就是说，第二奇偶校验P2的第二地址ADDRESS2可以指示与第五管芯DIE5的目标字线相对应的第X页面PGX。另外，第三奇偶校验P3的第三地址ADDRESS3可以指示与第二管芯DIE2的目标字线相对应的第X页面PGX。
此外，联接到奇偶校验控制器的错误校正电路根据第一奇偶校验P1来校正第一超级块中包括的数据。该错误校正电路根据第二奇偶校验P2来校正第二超级块中包括的数据。该错误校正电路根据第三奇偶校验P3来校正第三超级块中包括的数据。
图9是示出基于所公开技术的实施例的根据物理地址来生成奇偶校验的示例操作的流程图。
在步骤S910中，可以将数据和逻辑地址从主机输入到存储器控制器，并且存储器控制器可以将逻辑地址转换为物理地址。
在步骤S920中，可以确定转换后的物理地址是否包括目标字线地址。在实施例中，目标字线地址可以指示数据的可靠性相对较低的存储器单元。例如，目标字线地址可以指示当读取数据时具有较高的错误发生概率的字线。当转换后的物理地址不包括目标字线地址时，操作可以进行到步骤S930。当转换后的物理地址包括目标字线地址时，操作可以进行到步骤S940。
在步骤S930中，可以生成与预设大小的超级块相对应的一个奇偶校验。当对预设大小的超级块中包括的所有数据完全执行了XOR运算时，可以生成一个奇偶校验。
在步骤S940中，可以生成两个或更多个奇偶校验。此处，一个奇偶校验可以对应于预设大小的超级块。另一个奇偶校验可以对应于大小小于该预设大小的超级块的大小并且全部包括在该预设大小的超级块中的超级块。在实施例中，存储器控制器可以将两个或更多个所生成的奇偶校验提供到存储器装置，使得将两个或更多个所生成的奇偶校验存储在目标字线中。
图10示出了基于所公开技术的实施例的存储器装置100的示例。
参照图10，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLn连接到页面缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施例，多个存储器单元是非易失性存储器单元。连接到相同字线的存储器单元可以被定义为一个页面。也就是说，存储器单元阵列110由多个物理页面构成。因此，一个存储块可以包括多个页面。
存储器单元阵列110中包括的存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以被配置为响应于从控制逻辑130接收的命令和控制信号而对存储器单元阵列110的所选择区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压或使所施加的电压放电。
外围电路120可以包括地址解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括普通字线和虚拟字线。行线RL可以进一步包括管道选择线。
地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收行地址RADD。
地址解码器121被配置为对行地址RADD进行解码。地址解码器121根据解码后的地址来选择存储块BLK1至BLKz之中的至少一个存储块。另外，地址解码器121可以根据解码后的地址来选择所选择的存储块的至少一个字线，以将由电压生成器122生成的电压施加到至少一个字线WL。
例如，在编程操作期间，地址解码器121可以将编程电压施加到所选择的字线，并将电平低于编程电压的编程通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并将高于验证电压的验证通过电压施加到未选择的字线。在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并将高于读取电压的读取通过电压施加到未选择的字线。
在实施例中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，地址解码器121可以根据解码后的地址来选择一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择的存储块连接的字线。
电压生成器122响应于控制逻辑130的控制而操作。电压生成器122被配置为使用供应到存储器装置的外部电源电压来生成多个电压。具体地，电压生成器122可以响应于操作信号OPSIG而生成在编程操作、读取操作和擦除操作中使用的各种操作电压Vop。例如，电压生成器122可以响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
作为实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。电压生成器122生成的内部电源电压被用作存储器装置100的操作电压。
作为实施例，电压生成器122可以使用外部电源电压或内部电源电压来生成多个电压。
例如，电压生成器122可以包括接收内部电源电压的多个泵浦电容器，并响应于控制逻辑130的控制而选择性地激活多个泵浦电容器以生成多个电压。
所生成的多个电压可以由地址解码器121供应到存储器单元阵列110。
缓冲器组123包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn连接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn在控制逻辑130的控制下进行操作。具体地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNAL而操作。例如，在读取操作或验证操作期间，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者可以感测位线BL1至BLn的电压或电流。
具体地，在编程操作期间，当将编程脉冲施加到所选择的字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn，将通过输入/输出电路125接收的数据DATA传送到所选择的存储器单元。根据所传送的数据DATA来对所选择的页面中的存储器单元进行编程。连接到施加编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。连接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以保持不变。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn通过第一至第n位线BL1至BLn从所选择的存储器单元读取页面数据。
在读取操作期间，响应于从列解码器124接收的命令和控制信号，第一至第n页面缓冲器PB1至PBn通过第一至第n位线BL1至BLn从所选择的页面中的存储器单元读取数据DATA，并将所读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页面缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1描述的存储器控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于允许位信号VRYBIT而生成参考电流，并且可以将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRYBIT以控制外围电路120。另外，控制逻辑130可以响应于通过或失败信号PASS或FAIL来确定验证操作通过还是失败。
图11示出了基于所公开技术的一些实施例的图1的存储器控制器的另一示例。
存储器控制器1000连接到主机Host和存储器装置。存储器控制器1000被配置为响应于来自主机Host的请求而访问存储器装置。
参照图11，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正组件或电路(ECC)1030、主机接口1040、缓冲器控制器1050、存储器接口1060、总线1070和奇偶校验控制器210。
总线1070可以被配置为在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的全部操作并且可以执行逻辑运算。处理器1010可以通过主机接口1040与外部主机通信，并通过存储器接口1060与存储器装置通信。另外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制数据存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010被配置为对从主机HOST接收的数据进行随机化。例如，处理器1010可以使用随机化种子对从主机HOST接收的数据进行随机化。将随机化数据作为待存储的数据提供到存储器装置，并且编程到存储器单元阵列。
处理器1010被配置为在读取操作期间对从存储器装置接收的数据进行去随机化。例如，处理器1010可以使用随机化种子对从存储器装置接收的数据进行去随机化。可以将去随机化的数据输出到主机HOST。
作为实施例，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010运行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060而写入存储器装置的数据来执行错误校正编码(ECC编码)。可以通过存储器接口1060将错误校正编码的数据传送到存储器装置。ECC电路1030可以对通过存储器接口1060从存储器装置接收的数据执行错误校正解码(ECC解码)。在图11所示的特定示例中，ECC电路1030是与存储器接口1060分离的电路。在一些其它实施方式中，例如，ECC电路1030可以作为存储器接口1060的组件而包括在存储器接口1060中。
主机接口1040被配置为响应于从处理器1010接收的命令和控制信号而与外部主机通信。主机接口1040可以被配置为使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速互连芯片(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减少的DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道与存储器装置通信命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)中加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器装置中加载代码。
例如，存储器控制器1000的总线1070可以分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且可以不相互干扰或相互影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、ECC电路1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。
在实施例中，奇偶校验控制器210可以使用待写入多个页面之中的第一组页面的数据来生成第一奇偶校验，并使用待写入多个页面之中的第二组页面的数据来生成第二奇偶校验。另外，错误校正组件或电路(ECC)1030可以应用第一奇偶校验和第二奇偶校验来校正被布置为属于第一组页面和第二组页面的多个页面中的至少一个。
图12是示出作为包括基于所公开技术的实施例而实施的存储器装置的数据存储装置的示例的存储卡系统的框图。
在一些实施方式中，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。存储器控制器2100可以等同于参照图1描述的存储器控制器200来实施。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正器的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准与外部装置(例如，主机)通信。例如，存储器控制器2100被配置为通过诸如以下的各种通信标准中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种定义。
例如，存储器装置2200可以被实施为诸如以下的各种非易失性存储器元件：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋扭矩磁性RAM(STT-MRAM)。
例如，存储器控制器2100或存储器装置2200可以以诸如以下的方法被封装并且设置为一个半导体封装：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。可选地，存储器装置2200可以包括多个非易失性存储器芯片，并且可以基于上述封装方法来将多个非易失性存储器芯片封装并且设置为一个半导体封装。
例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置固态驱动器(SSD)。存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
例如，存储器装置2200可以是参照图1描述的存储器装置100。
图13是示出作为包括基于所公开技术的实施例而实施的存储器装置的数据存储装置的示例的固态驱动器(SSD)系统的框图。
在一些实施方式中，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源装置3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪速存储器3221至322n。例如，信号SIG可以是基于主机3100和SSD3200之间的接口的信号。例如，信号SIG可以是由诸如以下的接口中的至少一种定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR并且可以充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可以提供SSD 3200的电力。例如，辅助电源装置3230可以位于SSD 3200中或者可以位于SSD3200的外部。例如，辅助电源装置3230可以位于主板上并且可以将辅助电力提供到SSD 3200。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
例如，非易失性存储器3321至322n可以是参照图1描述的存储器装置100。
图14是示出包括数据存储装置的用户系统的框图，该数据存储装置包括基于所公开技术的实施例的存储器装置。
在一些实施方式中，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，可以基于叠层封装(POP)来对应用处理器4100和存储器模块4200进行封装并设置为一个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI。例如，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将其中存储的数据传输到应用处理器4100。例如，存储模块4400可以被实施为非易失性半导体存储器元件，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被设置为可移动数据存储装置(可移动驱动器)，诸如存储卡和用户系统4000的外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以是参照图1描述的存储器装置100。
用户接口4500可以包括用于向应用处理器4100输入数据或指令，或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、照相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。

Claims (20)

1.一种存储器控制器，包括：
奇偶校验控制器，与包括多个页面的存储器装置通信，并且使用待写入所述多个页面之中的第一组页面的数据来生成第一奇偶校验，并且使用待写入所述多个页面之中的第二组页面的数据来生成第二奇偶校验；
写入操作控制器，控制所述存储器装置存储所述第一奇偶校验和所述第二奇偶校验；以及
错误校正电路，应用所述第一奇偶校验和所述第二奇偶校验来校正被布置为属于所述第一组页面和所述第二组页面的多个页面中的至少一个页面。
2.根据权利要求1所述的存储器控制器，其中所述奇偶校验控制器包括：
奇偶校验管理器，生成奇偶校验信息，所述奇偶校验信息指示所述多个页面之中的存储所述第一奇偶校验和所述第二奇偶校验的存储器位置；以及
奇偶校验生成器，基于所述奇偶校验信息生成所述第一奇偶校验和所述第二奇偶校验。
3.根据权利要求2所述的存储器控制器，其中所述第一奇偶校验包括对待写入所述第一组页面的数据的异或运算的结果，并且
所述第二奇偶校验包括对待写入所述第二组页面的数据的异或运算的结果。
4.根据权利要求1所述的存储器控制器，其中所述写入操作控制器控制所述存储器装置，使得将所述第一奇偶校验和所述第二奇偶校验分别存储在所述多个页面之中的与目标字线相对应的第一页面和第二页面中。
5.根据权利要求4所述的存储器控制器，其中所述目标字线包括与所述多个页面相对应的字线之中的、与存储所述第一奇偶校验和所述第二奇偶校验的页面相对应的字线。
6.根据权利要求5所述的存储器控制器，其中基于来自与所述目标字线相关联的多个页面的读取数据的错误率来确定所述目标字线。
7.根据权利要求5所述的存储器控制器，其中来自联接到所述目标字线的页面的读取数据具有比联接到其它字线的页面更高的错误率。
8.一种数据存储装置，包括：
存储器装置，包括多组页面；
存储器控制器，控制所述存储器装置以存储第一奇偶校验和第二奇偶校验，通过使用第一组页面中存储的数据来生成所述第一奇偶校验，并且通过使用第二组页面中存储的数据来生成所述第二奇偶校验；以及
错误校正电路，应用所述第一奇偶校验和所述第二奇偶校验来校正被布置为属于所述第一组页面和所述第二组页面的多个页面中的至少一个页面。
9.根据权利要求8所述的数据存储装置，其中所述存储器控制器基于奇偶校验信息来生成所述第一奇偶校验和所述第二奇偶校验，所述奇偶校验信息指示所述多个页面之中的存储所述第一奇偶校验和所述第二奇偶校验的存储器位置。
10.根据权利要求9所述的数据存储装置，其中所述第一奇偶校验包括对待写入所述第一组页面的数据的异或运算的结果，并且
所述第二奇偶校验包括对待写入所述第二组页面的数据的异或运算的结果。
11.根据权利要求8所述的数据存储装置，其中所述存储器控制器控制所述存储器装置，使得将所述第一奇偶校验和所述第二奇偶校验分别存储在所述多个页面之中的与目标字线相对应的第一页面和第二页面中。
12.根据权利要求11所述的数据存储装置，其中所述目标字线包括与所述多个页面相对应的字线之中的、与存储所述第一奇偶校验和所述第二奇偶校验的页面相对应的字线。
13.根据权利要求12所述的数据存储装置，其中基于来自与所述目标字线相关联的多个页面的读取数据的错误率来确定所述目标字线。
14.根据权利要求12所述的数据存储装置，其中来自联接到所述目标字线的页面的读取数据具有比联接到其它字线的页面更高的错误率。
15.根据权利要求8所述的数据存储装置，其中所述第一组页面中包括的页面的数量与所述第二组页面中包括的页面的数量彼此不同。
16.一种数据存储装置，包括：
存储器装置，包括超级块，所述超级块包括与多个字线相对应的多个页面；
存储器控制器，控制所述存储器装置，使得将至少两个或更多个奇偶校验存储在与所述多个字线之中的弱字线相对应的页面中，
其中所述至少两个或更多个奇偶校验包括第一奇偶校验和第二奇偶校验，通过使用所述多个页面之中的第一组中存储的数据来生成所述第一奇偶校验，并且通过使用所述多个页面之中的第二组中存储的数据来生成所述第二奇偶校验；以及
错误校正电路，应用所述第一奇偶校验和所述第二奇偶校验来校正被布置为属于所述第一组和所述第二组的多个页面中的至少一个页面。
17.根据权利要求16所述的数据存储装置，其中所述存储器装置存储关于所述弱字线的信息。
18.根据权利要求16所述的数据存储装置，其中所述第一奇偶校验包括对待写入所述第一组的数据的异或运算的结果，并且
所述第二奇偶校验包括对待写入所述第二组的数据的异或运算的结果。
19.根据权利要求16所述的数据存储装置，其中使用所述第一奇偶校验来恢复所述第一组中存储的数据，并且
使用所述第二奇偶校验来恢复所述第二组中存储的数据。
20.根据权利要求16所述的数据存储装置，其中所述第一组中包括的页面的数量与所述第二组中包括的页面的数量彼此不同。
CN202011115746.9A 2020-04-16 2020-10-19 数据存储装置及其操作方法 Withdrawn CN113535460A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0046152 2020-04-16
KR1020200046152A KR20210128224A (ko) 2020-04-16 2020-04-16 스토리지 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
CN113535460A true CN113535460A (zh) 2021-10-22

Family

ID=78082810

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011115746.9A Withdrawn CN113535460A (zh) 2020-04-16 2020-10-19 数据存储装置及其操作方法

Country Status (3)

Country Link
US (1) US11508454B2 (zh)
KR (1) KR20210128224A (zh)
CN (1) CN113535460A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117289876A (zh) * 2023-11-22 2023-12-26 苏州元脑智能科技有限公司 一种数据写入方法、系统、装置、介质及四级单元闪存
WO2024026956A1 (zh) * 2022-08-05 2024-02-08 中山市江波龙电子有限公司 数据存储方法、装置、存储设备及计算机可读存储介质
WO2024108349A1 (zh) * 2022-11-21 2024-05-30 长江存储科技有限责任公司 存储系统和存储系统的操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101398200B1 (ko) * 2008-03-18 2014-05-26 삼성전자주식회사 메모리 장치 및 인코딩/디코딩 방법
US8788922B2 (en) * 2011-02-28 2014-07-22 Apple Inc Error correction codes for incremental redundancy
KR101826051B1 (ko) 2012-02-27 2018-02-07 삼성전자주식회사 비휘발성 메모리 장치의 제어 방법 및 비휘발성 메모리 시스템
US8924820B2 (en) * 2012-07-27 2014-12-30 Kabushiki Kaisha Toshiba Memory controller, semiconductor memory system, and memory control method
US9312885B2 (en) * 2012-08-15 2016-04-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory system error correction capability of which is improved
TWI556254B (zh) * 2014-10-14 2016-11-01 慧榮科技股份有限公司 資料儲存裝置及其資料存取方法
KR20160097657A (ko) * 2015-02-09 2016-08-18 에스케이하이닉스 주식회사 데이터 저장 장치 그리고 그것의 동작 방법
US9984771B2 (en) * 2016-01-11 2018-05-29 Sandisk Technologies Llc Multi-level raid-type encoding with random correction capability
KR102479212B1 (ko) * 2016-08-17 2022-12-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
TWI631456B (zh) * 2016-10-07 2018-08-01 慧榮科技股份有限公司 資料儲存裝置及資料維護方法
US9996285B2 (en) * 2016-11-08 2018-06-12 SK Hynix Inc. Cyclically interleaved XOR array for error recovery
KR20180087494A (ko) * 2017-01-23 2018-08-02 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180138394A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102479483B1 (ko) * 2017-10-19 2022-12-21 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20200042360A (ko) * 2018-10-15 2020-04-23 에스케이하이닉스 주식회사 에러 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024026956A1 (zh) * 2022-08-05 2024-02-08 中山市江波龙电子有限公司 数据存储方法、装置、存储设备及计算机可读存储介质
WO2024108349A1 (zh) * 2022-11-21 2024-05-30 长江存储科技有限责任公司 存储系统和存储系统的操作方法
CN117289876A (zh) * 2023-11-22 2023-12-26 苏州元脑智能科技有限公司 一种数据写入方法、系统、装置、介质及四级单元闪存
CN117289876B (zh) * 2023-11-22 2024-02-23 苏州元脑智能科技有限公司 一种数据写入方法、系统、装置、介质及四级单元闪存

Also Published As

Publication number Publication date
KR20210128224A (ko) 2021-10-26
US20210327529A1 (en) 2021-10-21
US11508454B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
CN107632777B (zh) 存储器系统及其操作方法
CN107766257B (zh) 存储器系统及其操作方法
CN111309638B (zh) 存储器系统及其操作方法
CN111352855B (zh) 具有提高的映射更新速度的存储装置及其操作方法
US20210311830A1 (en) Storage device and method of operating the same
US11508454B2 (en) Data storage device and method of operating the same
CN112435703A (zh) 存储装置及其操作方法
US11461171B2 (en) Memory system and method of operating the same
CN113342566A (zh) 存储器控制器及其操作方法
CN114300033A (zh) 存储装置及其操作方法
CN111916134B (zh) 存储装置及其操作方法
US11880274B2 (en) Host device, memory controller, and computing system including the same
CN112447238A (zh) 存储器控制器及其操作方法
CN115938444A (zh) 存储器装置及其操作方法
CN113409854A (zh) 数据存储装置及其操作方法
CN113555054A (zh) 存储装置及其操作方法
CN112783435A (zh) 存储设备和操作存储设备的方法
CN112000275A (zh) 存储装置及其操作方法
CN112447234A (zh) 存储器控制器及其操作方法
CN111752470A (zh) 存储器控制器及其操作方法
US11797444B2 (en) Storage device for storing address information and data in memory device in response to occurrence of power loss and operating method of the storage device
CN113687767B (zh) 存储控制器、存储器装置和存储装置
US11422747B2 (en) Memory system and method for operating memory controller included therein
US11586370B2 (en) Memory controller and method of operating the same
CN116804909A (zh) 存储装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20211022

WW01 Invention patent application withdrawn after publication