KR20180087494A - 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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KR20180087494A
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권정현
조상구
이성은
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Abstract

메모리 장치는, 다수의 노멀 메모리 블록들; 및 적어도 2개 이상의 배드 메모리 블록들을 포함하고, 상기 배드 메모리 블록들 중 제1배드 메모리 블록과 제2배드 메모리 블록에는 하나의 노멀 메모리 블록에 저장되는 데이터와 동일한 비트수의 데이터 및 상기 하나의 노멀 메모리 블록에 저장되는 패리티 코드의 적어도 2배 이상의 비트수의 패리티 코드가 저장될 수 있다.

Description

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 {MEMORY DEVICE, MEMORY SYSTEM AND OPERATION METHOD OF THE MEMORY SYSTEM}
본 특허 문헌은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
낸드 플래시(NAND Flash), 상변화 메모리(PCRAM: Phase-Change Random Access Memory) 등의 메모리 장치들은 하나의 셀에 대해 수행할 수 있는 쓰기 동작의 회수가 한정되어 있다. 예를 들어, 상변화 메모리는 106~108 정도의 한정된 쓰기 동작의 회수를 가질 수 있다. 따라서 특정 셀 영역에 대해서 쓰기 동작이 집중되는 경우에 메모리 장치의 수명이 급격히 감소할 수 있다. 이를 방지하게 위해 메모리 장치 전체 셀 영역에서 쓰기 동작이 균등하게 수행될 수 있도록 웨어 레벨링(wear leveling) 동작을 수행한다. 웨어 레벨링을 위해 가장 널리 사용되는 방법은 논리 어드레스와 물리 어드레스 간의 어드레스 맵핑을 변경하는 것에 의해 메모리 장치의 전체 셀 영역이 균등하게 사용되도록 하는 것이다.
한편, 메모리 장치는 다수개의 메모리 블록들을 포함하는데, 쓰기 동작의 회수가 초과 되거나 물리적인 결함이 있는 메모리 블록에서는 많은 에러가 발생해 정상적으로 동작하지 못할 수 있다. 그리고 많은 에러로 인해 정상적으로 동작하지 못하는 메모리 블록을 배드(bad) 메모리 블록으로 분류해 이를 사용하지 않는 방법이 널리 사용되고 있다.
본 발명의 실시예들은 배드 메모리 블록을 활용하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 다수의 노멀 메모리 블록들; 및 적어도 2개 이상의 배드 메모리 블록들을 포함하고, 상기 배드 메모리 블록들 중 제1배드 메모리 블록과 제2배드 메모리 블록에는 하나의 노멀 메모리 블록에 저장되는 데이터와 동일한 비트수의 데이터 및 상기 하나의 노멀 메모리 블록에 저장되는 패리티 코드의 적어도 2배 이상의 비트수의 패리티 코드가 저장될 수 있다.
상기 제1배드 메모리 블록과 상기 제2배드 메모리 블록은 함께 억세스될 수 있다.
상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지 억세스시에 상기 제2배드 메모리 블록에서도 제K페이지가 함께 억세스될 수 있다.
상기 제1배드 메모리 블록의 제K페이지에는 데이터와 상기 데이터의 에러를 정정하기 위한 제1패리티 코드가 저장되고, 상기 제2배드 메모리 블록의 제K페이지에는 상기 제1배드 메모리 블록의 제K페이지에 저장된 데이터와 제1패리티 코드의 에러를 정정하기 위한 제2패리티 코드가 저장될 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 메모리 장치의 배드 메모리 블록들의 라이트 동작을 결정하는 단계; 상기 배드 메모리 블록들 중 제1배드 메모리 블록에 저장될 정보의 에러를 정정하기 위한 제1패리티 코드를 생성하는 단계; 상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지에 상기 정보를 라이트하는 단계; 및 상기 배드 메모리 블록들 중 제2배드 메모리 블록의 제K페이지에 상기 제1패리티 코드를 라이트하는 단계를 포함할 수 있다.
상기 정보는 데이터를 포함할 수 있다.
상기 정보는 상기 데이터의 에러를 정정하기 위한 제2패리티 코드를 더 포함할 수 있다.
상기 동작 방법은, 상기 메모리 장치의 배드 메모리 블록들의 리드 동작을 결정하는 단계; 상기 제1배드 메모리 블록의 제K페이지로부터 상기 정보를 리드하는 단계; 상기 제2배드 메모리 블록의 제K페이지로부터 상기 제1패리티 코드를 리드하는 단계; 및 상기 제1패리티 코드를 이용해 상기 정보의 에러를 정정하는 단계를 더 포함할 수 있다.
상기 정보는 데이터와 상기 데이터의 에러를 정정하기 위한 제2패리티 코드를 포함하고, 상기 동작 방법은 상기 정보의 에러를 정정하는 단계 이후에, 상기 제2패리티 코드를 이용해 상기 데이터의 에러를 정정하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 다수의 노멀 메모리 블록들과 적어도 2개 이상의 배드 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하기 위한 메모리 콘트롤러를 포함하고, 상기 메모리 콘트롤러는 상기 배드 메모리 블록들 중 제1배드 메모리 블록에 저장될 데이터를 정정하기 위한 제1패리티 코드 -상기 제1패리티 코드는 상기 제1배드 메모리 블록에 상기 데이터와 함께 저장됨-를 생성하는 노멀 블록 에러 정정부; 및 상기 제1배드 메모리 블록에 저장될 상기 데이터와 상기 제1패리티 코드의 에러를 정정하기 위한 제2패리티 코드 -상기 제2패리티 코드는 상기 배드 메모리 블록들 중 제2배드 메모리 블록에 저장됨-를 생성하는 배드 블록 에러 정정부를 포함할 수 있다.
상기 제2패리티 코드의 비트 수는 상기 제1패리티 코드의 비트 수의 2배 이상일 수 있다.
상기 메모리 콘트롤러는 상기 메모리 장치의 상기 제1배드 메모리 블록과 상기 제2배드 메모리 블록을 함께 억세스할 수 있다.
상기 메모리 콘트롤러는 상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지 억세스시에 상기 제2배드 메모리 블록의 제K페이지를 억세스할 수 있다.
상기 메모리 콘트롤러는 논리 메모리 블록들 중 일부의 상기 노멀 메모리 블록들로의 맵핑을 위한 노멀 맵핑 테이블 -상기 노멀 맵핑 테이블에서 하나의 논리 메모리 블록은 하나의 노멀 메모리 블록으로 맵핑됨-; 상기 논리 메모리 블록들 중 나머지를 상기 배드 메모리 블록들로의 맵핑을 위한 배드 맵핑 테이블 -상기 배드 맵핑 테이블에서 하나의 논리 메모리 블록은 2개의 배드 메모리 블록들로 맵핑됨-; 및 상기 배드 메모리 블록들의 리스트를 저장하기 위한 배드 메모리 블록 테이블을 더 포함할 수 있다.
상기 메모리 콘트롤러는 호스트와의 통신을 위한 호스트 인터페이스; 상기 호스트의 요청들의 처리 순서를 결정하기 위한 스케쥴러; 상기 메모리 장치로 인가될 커맨드를 생성하기 위한 커맨드 생성기; 상기 메모리 장치의 웨어 레벨링 동작을 위한 웨어 레벨링부; 및 상기 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 배드 메모리 블록의 사용이 가능할 수 있다.
도 1에 본 발명의 일실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 정보의 일 예를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 정보의 다른 예를 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도.
도 4는 배드 메모리 블록 테이블(317)의 일 예를 도시한 도면.
도 5는 노멀 맵핑 테이블(315)의 일 예를 도시한 도면.
도 6은 배드 맵핑 테이블(316)의 일 예를 도시한 도면.
도 7은 도 3의 메모리 시스템(300)의 라이트 동작의 일실시예를 도시한 도면.
도 8은 도 3의 메모리 시스템(300)의 리드 동작의 일실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1에 본 발명의 일실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 정보의 일 예를 도시한 도면이다. 메모리 장치에는 다수의 메모리 블록(memory block)들이 포함되며, 각각의 메모리 블록들에는 다수의 페이지(page)가 포함될 수 있다. 여기서 페이지는 메모리 장치에서 리드 및 라이트 동작이 수행되는 단위일 수 있다.
도 1의 (A)는 노멀 메모리 블록의 하나의 페이지에 저장되는 정보를 나타낸 도면이다. 노멀 메모리 블록에는 데이터(DATA)와 데이터(DATA)의 에러를 정정하기 위한 제1패리티 코드(ECC1)가 저장될 수 있다.
도 1의 (B)는 2개의 배드 메모리 블록 각각의 하나의 페이지, 즉 총 2페이지, 에 저장되는 정보를 나타낸 도면이다. 첫번째 배드 메모리 블록에는 노멀 메모리 블록과 동일하게 데이터(DATA)와 데이터(DATA)의 에러를 정정하기 위한 제1패리티 코드(ECC1)가 저장될 수 있다. 그리고 두번째 배드 메모리 블록에는 첫번째 배드 메모리 블록에 저장된 정보(DATA, ECC1)의 에러를 정정하기 위한 제2패리티 코드(ECC2)가 저장될 수 있다.
노멀 메모리 블록에서는 에러가 발생하지 않거나 에러가 발생하더라도 적은 양의 에러가 발생하므로, 제1패리티 코드(ECC1)만으로도 데이터(DATA)의 에러를 정정 가능하다. 그러나 배드 메모리 블록에서는 많은 에러가 발생하므로, 제1패리티 코드(ECC1)와 제2패리티 코드(ECC2)를 사용하며, 2개의 배드 메모리 블록에 1개의 노멀 메모리 블록과 동일한 비트수의 데이터(DATA)가 저장될 수 있다. 여기서 제2패리티 코드(ECC2)는 제1패리티 코드(ECC1) 대비 적어도 2배 이상의 비트수를 가질 수 있으며, 데이터(DATA)와 제1패리티 코드(ECC1)를 합한 것만큼의 비트수도 가질 수 있다.
도 1에서는 노멀 메모리 블록에서도 제1패리티 코드(ECC1)가 저장되는 것을 예시했으나, 노멀 메모리 블록에서는 에러가 거의 발생하지 않으므로, 제1패리티 코드(ECC1)가 저장되지 않고 데이터(DATA)만 저장될 수도 있다. 이 경우에 2개의 배드 메모리 블록들 중 첫번째 배드 메모리 블록에는 데이터(DATA)만 저장되고 두번째 배드 메모리 블록에는 데이터(DATA)의 에러 정정을 위한 패리티 코드(ECC)가 저장될 수 있다.
도 2는 본 발명의 일실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 정보의 다른 예를 도시한 도면이다.
도 2의 (A)는 노멀 메모리 블록의 하나의 페이지에 저장되는 정보를 나타낸 도면이다. 노멀 메모리 블록에는 데이터(DATA)와 데이터(DATA)의 에러를 정정하기 위한 제1패리티 코드(ECC1)가 저장될 수 있다.
도 2의 (B)는 2개의 배드 메모리 블록 각각의 하나의 페이지, 즉 총 2페이지, 에 저장되는 정보를 나타낸 도면이다. 도 1의 (B)에서는 첫번째 배드 메모리 블록에는 데이터(DATA)와 제1패리티 코드(ECC1)가 저장되고 두번째 배드 메모리 블록에는 제2패리티 코드(ECC2)가 저장되었지만, 도 2의 (B)에서는 데이터(DATA), 제1패리티 코드(ECC1) 및 제2패리티 코드(ECC2)가 첫번째와 두번째 배드 메모리 블록에 나누어 저장되는 것을 도시했다. 첫번째와 두번째 배드 메모리 블록에 저장되는 정보의 총량만 동일하다면, 데이터(DATA), 제1패리티 코드(ECC1) 및 제2패리티 코드(ECC2)가 2개의 배드 메모리 블록들 중 어느 블록에 저장되더라도 상관없다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도이다.
도 3을 참조하면, 메모리 시스템(300)은 메모리 콘트롤러(310)와 메모리 장치(330)를 포함할 수 있다.
메모리 콘트롤러(310)는 호스트(HOST)의 요청에 따라 메모리 장치(320)의 동작을 제어할 수 있다. 호스트(HOST)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor) 등의 프로세스 및 제어기 중 하나일 수 있다. 메모리 콘트롤러(310)는 호스트 인터페이스(311), 스케쥴러(312), 커맨드 생성기(313), 웨어 레벨링부(314), 노멀 맵핑 테이블(315), 배드 맵핑 테이블(316), 배드 메모리 블록 테이블(317), 노멀 블록 에러 정정부(318), 배드 블록 에러 정정부(319) 및 메모리 인터페이스(320)를 포함할 수 있다.
호스트 인터페이스(311)는 메모리 콘트롤러(310)와 호스트(HOST) 간의 인터페이스를 위한 것일 수 있다. 호스트 인터페이스(311)를 통해 호스트(HOST)의 요청들이 수신될 수 있으며, 요청들의 처리 결과들이 호스트(HOST)로 송신될 수 있다.
스케쥴러(312)는 호스트(HOST)로부터의 요청들 중 메모리 장치(320)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(312)는 메모리 장치(320)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리 장치(320)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리 장치(320)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
커맨드 생성기(313)는 스케쥴러(312)에 의해 정해진 동작의 순서에 맞게 메모리 장치(320)로 인가할 커맨드를 생성할 수 있다.
메모리 인터페이스(320)는 메모리 콘트롤러(310)와 메모리 장치(330) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(318)를 통해 메모리 콘트롤러(310)로부터 메모리 장치(330)로 커맨드(CMD)와 어드레스(ADD)가 전달되고, 메모리 장치(330)와 메모리 콘트롤러(310) 간에 데이터(DATA)가 송/수신될 수 있다. 메모리 인터페이스(318)를 PHY 인터페이스라고도 한다.
웨어 레벨링부(314)는 웨어 레벨링(wear leveling) 동작을 수행할 수 있다. 웨어 레벨링 동작이란 메모리 장치(330)의 메모리 블록들 중 특정 메모리 블록에만 쓰기 동작이 집중되어 메모리 장치(330)의 수명이 줄어드는 것을 방지하기 위한 동작으로, 메모리 블록들에 쓰기 동작이 균등하게 수행될 수 있도록 하는 동작이다. 웨어 레벨링 동작은 논리(logical) 메모리 블록들과 물리(physical) 메모리 블록들 간의 맵핑을 주기적으로 또는 특정 조건이 만족될 때마다 변경시키는 방법으로 수행될 수 있다.
배드 메모리 블록 테이블(317)은 메모리 장치(330) 메모리 블록들 중 배드 메모리 블록들의 리스트를 저장할 수 있다. 메모리 장치(330) 메모리 블록들 중 에러가 임계값 이상으로 발생하는 메모리 블록이 배드 메모리 블록으로 분류될 수 있다. 도 4는 배드 메모리 블록 테이블(317)의 일 예를 도시한 도면이다. 도 4를 참조하면, 메모리 장치(330)의 2번, 7번, 11번 12번 메모리 블록이 배드 메모리 블록(BMB, Bad Memory Block)으로 분류되어 있는 것을 확인할 수 있다.
노멀 맵핑 테이블(315)는 논리(logical) 메모리 블록들을 물리(physical) 메모리 블록들, 즉 메모리 장치(330)의 메모리 블록들, 로 맵핑하기 위한 테이블일 수 있다. 노멀 맵핑 테이블(315)에서 하나의 논리 메모리 블록은 하나의 물리 메모리 블록으로 맵핑될 수 있다. 도 5는 노멀 맵핑 테이블(315)의 일 예를 도시한 도면이다. 도 5를 참조하면, 0~9 논리 메모리 블록들(LMB, Logical Memory Block)이 어느 물리 메모리 블록들(PMB, Physical Memory Blcok)로 맵핑되어 있는지를 확인할 수 있다. 예를 들어, 0번 논리 메모리 블록(LMB)은 1번 물리 메모리 블록(PMB)으로 맵핑되고, 5번 논리 메모리 블록(LMB)은 4번 물리 메모리 블록(PMB)으로 맵핑된 것을 확인할 수 있다. 도 5의 유효 플래그(Valid)는 맵핑의 유효성을 나타내는 것으로 유효 플래그(Valid)가 '1'이면 해당 맵핑이 유효하다는 것을 나타내고 유효 플래그(Valid)가 '0'이면 해당 맵핑이 무효라는 것을 나타낼 수 있다. 즉, 도 5에 따르면 7번 논리 메모리 블록(LMB)은 노멀 맵핑 테이블(315)에서는 맵핑되지 않았다는 것을 확인할 수 있다.
배드 맵핑 테이블(316)은 논리 메모리 블록들 중 노멀 맵핑 테이블(315)에 서 맵핑되지 않은 논리 메모리 블록들을 메모리 장치(330)의 배드 메모리 블록들로 맵핑하기 위한 테이블일 수 있다. 배드 맵핑 테이블(316)은 하나의 논리 메모리 블록을 2개의 배드 메모리 블록으로 맵핑할 수 있다. 도 6은 배드 맵핑 테이블(316)의 일 예를 도시한 도면이다. 도 6을 참조하면, 노멀 맵핑 테이블(315)에서 맵핑되지 않은 7번 논리 메모리 블록(LMB)이 배드 메모리 블록인 2번과 7번 물리 메모리 블록(PMB)으로 맵핑된 것을 확인할 수 있다. 도 6의 유효 플래그(Valid)는 맵핑의 유효성을 나타내는 것으로 유효 플래그(Valid)가 '1'이면 해당 맵핑이 유효하다는 것을 나타내고 유효 플래그(Valid)가 '0'이면 해당 맵핑이 무효라는 것을 나타낼 수 있다.
노멀 블록 에러 정정부(318)는 라이트 동작시에 데이터(DATA)를 이용해 제1패리티 코드(ECC1)를 생성하고, 리드 동작시에 제1패리티 코드(ECC1)를 이용해 데이터(DATA)의 에러를 정정할 수 있다. 노멀 블록 에러 정정부(318)에서 생성된 제1패리티 코드(ECC1)는 노멀 메모리 블록에서 데이터와 함께 저장될 수 있다. 또한, 제1패리티 코드(ECC1)는 함께 억세스되는 2개의 배드 메모리 블록들 중 하나의 배드 메모리 블록에서 데이터(DATA)와 함께 저장될 수 있다. 데이터(DATA) 및 제1패리티 코드(ECC1)는 도 1과 도 2를 참조하여 이해될 수 있다.
배드 블록 에러 정정부(319)는 라이트 동작시에 데이터(DATA)와 제1패리티 코드(ECC1)를 이용해 데이터(DATA)와 제1패리티 코드(ECC1)의 에러를 정정하기 위한 제2패리티 코드(ECC2)를 생성하고, 리드 동작시에 제2패리티 코드(ECC2)를 이용해 데이터(DATA)와 제1패리티 코드(ECC2)의 에러를 정정할 수 있다. 제2패리티 코드(ECC2)는 도 1과 도 2를 참조하여 이해될 수 있다.
메모리 장치(330)는 메모리 콘트롤러(310)의 제어에 따라 리드(read), 라이트(write) 등의 동작을 수행할 수 있다. 메모리 장치(330)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 장치(330)는 PCRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), NAND Flash 및 DRAM 등 모든 종류의 메모리들 중 하나일 수 있다.
도 7은 도 3의 메모리 시스템(300)의 라이트 동작의 일실시예를 도시한 도면이다.
도 7을 참조하면, 먼저 호스트(HOST)로부터 메모리 콘트롤러(310)로 라이트 동작의 수행이 요청될 수 있다(S701). 호스트(HOST)의 라이트 요청에는 라이트 동작이 수행되어야 할 논리 메모리 블록 및 논리 메모리 블록 내의 페이지에 관한 정보 및 라이트 데이터가 포함될 수 있다.
단계(S703)에서 라이트 동작이 메모리 장치(330)의 노멀 메모리 블록에서 수행될 것인지 배드 메모리 블록들에서 수행될 것인지가 결정될 수 있다. 단계(S701)에서 라이트 동작이 요청된 논리 메모리 블록이 노멀 맵핑 테이블(315)에 의해 맵핑된 경우에는 메모리 장치(330)의 노멀 메모리 블록에서 라이트 동작이 수행될 수 있다. 예를 들어, 2번 논리 메모리 블록에 대한 라이트 동작이 요청된 경우에는 노멀 메모리 블록인 메모리 장치(330)의 8번 메모리 블록에서 라이트 동작이 수행될 수 있다. 단계(S701)에서 라이트 동작이 요청된 논리 메모리 블록이 배드 맵핑 테이블(316)에 의해 맵핑된 경우에는 메모리 장치(330)의 배드 메모리 블록들에서 라이트 동작이 수행될 수 있다. 예를 들어, 7번 논리 메모리 블록에 대한 라이트 동작이 요청된 경우에는 배드 메모리 블록들인 메모리 장치(330)의 2번과 7번 메모리 블록들에서 라이트 동작이 수행될 수 있다.
단계(S703)에서 라이트 동작이 메모리 장치(330)의 노멀 메모리 블록에서 수행될 것이 결정된 경우에(S703에서 N), 노멀 맵핑 테이블(315)에 의해 맵핑된 메모리 장치(330)의 메모리 블록의 한 페이지에 데이터(DATA)와 노멀 블록 에러 정정부(318)에서 생성된 제1패리티 코드(ECC1)가 라이트될 수 있다(S705).
단계(S703)에서 라이트 동작이 메모리 장치(330)의 배드 메모리 블록들에서 수행될 것이 결정된 경우에(S703에서 Y), 메모리 콘트롤러(310)의 스케쥴러(312)는 2개의 배드 메모리 블록들에 대한 라이트 동작을 스케쥴링할 수 있다.
먼저, 배드 맵핑 테이블(316)에 의해 맵핑된 메모리 장치(330)의 2개의 배드 메모리 블록들(예, 2번 7번 메모리 블록들) 중 하나의 배드 메모리 블록(예, 2번 메모리 블록)의 한 페이지에 데이터(DATA)와 노멀 블록 에러 정정부(318)에서 생성된 제1패리티 코드(ECC1)가 라이트될 수 있다(S707).
그리고 배드 맵핑 테이블(316)에 의해 맵핑된 메모리 장치(330)의 2개의 배드 메모리 블록들(예, 2번 7번 메모리 블록들) 중 나머지 하나의 배드 메모리 블록(예, 7번 메모리 블록)의 한 페이지에 배드 블록 에러 정정부(319)에서 생성된 제2패리티 코드(ECC2)가 라이트될 수 있다(S709). 함께 억세스되는 2개의 배드 메모리 블록들에서는 동일한 페이지가 억세스될 수 있다. 예를 들어, 단계(S707)에서 2번 메모리 블록의 3번째 페이지에 라이트 동작이 수행되었다면, 단계(S709)에서는 7번 메모리 블록의 3번째 페이지에 라이트 동작이 수행될 수 있다.
도 7에 라이트 방법에 따르면, 배드 메모리 블록들에 대한 데이터 라이트 동작시에, 노멀 메모리 블록에 대한 데이터 라이트 동작시보다 훨씬 더 많은 비트수의 패리티 코드를 저장시키는 것에 의해 배드 메모리 블록들에서 발생할 많은 양의 에러에 대비할 수 있다.
도 8은 도 3의 메모리 시스템(300)의 리드 동작의 일실시예를 도시한 도면이다.
도 8을 참조하면, 먼저 호스트(HOST)로부터 메모리 콘트롤러(310)로 리드 동작의 수행이 요청될 수 있다(S801). 호스트(HOST)의 리드 요청에는 라이트 동작이 수행되어야 할 논리 메모리 블록 및 논리 메모리 블록 내의 페이지에 관한 정보가 포함될 수 있다.
단계(S803)에서 리드 동작이 메모리 장치(330)의 노멀 메모리 블록에서 수행될 것인지 배드 메모리 블록들에서 수행될 것인지가 결정될 수 있다. 단계(S801)에서 리드 동작이 요청된 논리 메모리 블록이 노멀 맵핑 테이블(315)에 의해 맵핑된 경우에는 메모리 장치(330)의 노멀 메모리 블록에서 라이트 동작이 수행될 수 있다. 예를 들어, 2번 논리 메모리 블록에 대한 리드 동작이 요청된 경우에는 노멀 메모리 블록인 메모리 장치(330)의 8번 메모리 블록에서 리드 동작이 수행될 수 있다. 단계(S801)에서 리드 동작이 요청된 논리 메모리 블록이 배드 맵핑 테이블(316)에 의해 맵핑된 경우에는 메모리 장치(330)의 배드 메모리 블록들에서 라이트 동작이 수행될 수 있다. 예를 들어, 7번 논리 메모리 블록에 대한 리드 동작이 요청된 경우에는 배드 메모리 블록들인 메모리 장치(330)의 2번과 7번 메모리 블록들에서 리드 동작이 수행될 수 있다.
단계(S803)에서 리드 동작이 메모리 장치(330)의 노멀 메모리 블록에서 수행될 것이 결정된 경우에(S803에서 N), 노멀 맵핑 테이블(315)에 의해 맵핑된 메모리 장치(330)의 메모리 블록의 한 페이지로부터 데이터(DATA)와 제1패리티 코드(ECC1)가 리드될 수 있다(S805).
단계(807)에서 노멀 블록 에러 정정부(318)는 제1패리티 코드(ECC1)를 이용해 데이터(DATA)의 에러를 정정할 수 있다. 그리고 단계(809)에서는 에러가 정정된 데이터(DATA)가 호스트 인터페이스(311)를 통해 호스트(HOST)로 전달될 수 있다.
단계(S803)에서 리드 동작이 메모리 장치(330)의 배드 메모리 블록들에서 수행될 것이 결정된 경우에(S803에서 Y), 메모리 콘트롤러(310)의 스케쥴러(312)는 2개의 배드 메모리 블록들에 대한 리드 동작을 스케쥴링할 수 있다.
먼저, 배드 맵핑 테이블(316)에 의해 맵핑된 메모리 장치(330)의 2개의 배드 메모리 블록들(예, 2번 7번 메모리 블록들) 중 하나의 배드 메모리 블록(예, 2번 메모리 블록)의 한 페이지로부터 데이터(DATA)와 제1패리티 코드(ECC1)가 리드될 수 있다(S811).
그리고 배드 맵핑 테이블(316)에 의해 맵핑된 메모리 장치(330)의 2개의 배드 메모리 블록들 중 나머지 배드 메모리 블록(예, 7번 메모리 블록)의 한 페이지로부터 제2패리티 코드(ECC2)가 리드될 수 있다(S813). 함께 억세스되는 2개의 배드 메모리 블록들에서는 동일한 페이지가 억세스될 수 있다. 예를 들어, 단계(S811)에서 2번 메모리 블록의 3번째 페이지로부터 리드 동작이 수행되었다면, 단계(S813)에서 7번 메모리 블록의 3번째 페이지로부터 리드 동작이 수행될 수 있다.
단계(S815)에서 배드 블록 에러 정정부(319)는 제2패리티 코드(ECC2)를 이용해 데이터(DATA)와 제1패리티 코드(ECC1)의 에러를 정정할 수 있다. 그리고 단계(S817)에서 노멀 블록 에러 정정부(318)는 제1패리티 코드(ECC1)를 이용해 데이터(DATA)의 에러를 정정할 수 있다. 그리고 단계(S819)에서 에러가 정정된 데이터(DATA)가 호스트 인터페이스(311)를 통해 호스트(HOST)로 전달될 수 있다.
도 8의 리드 방법에 따르면, 배드 메모리 블록들에 대한 데이터 리드 동작시에는 에러가 강력하게 정정되므로, 배드 메모리 블록들에서 많은 에러가 발생하더라도 배드 메모리 블록들을 사용할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300: 메모리 시스템
310: 메모리 콘트롤러
330: 메모리 장치

Claims (15)

  1. 다수의 노멀 메모리 블록들; 및
    적어도 2개 이상의 배드 메모리 블록들을 포함하고,
    상기 배드 메모리 블록들 중 제1배드 메모리 블록과 제2배드 메모리 블록에는 하나의 노멀 메모리 블록에 저장되는 데이터와 동일한 비트수의 데이터 및 상기 하나의 노멀 메모리 블록에 저장되는 패리티 코드의 적어도 2배 이상의 비트수의 패리티 코드가 저장되는
    메모리 장치.
  2. 제 1항에 있어서,
    상기 제1배드 메모리 블록과 상기 제2배드 메모리 블록은 함께 억세스되는
    메모리 장치.
  3. 제 2항에 있어서,
    상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지 억세스시에 상기 제2배드 메모리 블록에서도 제K페이지가 함께 억세스되는
    메모리 장치.
  4. 제 3항에 있어서,
    상기 제1배드 메모리 블록의 제K페이지에는 데이터와 상기 데이터의 에러를 정정하기 위한 제1패리티 코드가 저장되고,
    상기 제2배드 메모리 블록의 제K페이지에는 상기 제1배드 메모리 블록의 제K페이지에 저장된 데이터와 제1패리티 코드의 에러를 정정하기 위한 제2패리티 코드가 저장되는
    메모리 장치.
  5. 메모리 장치의 배드 메모리 블록들의 라이트 동작을 결정하는 단계;
    상기 배드 메모리 블록들 중 제1배드 메모리 블록에 저장될 정보의 에러를 정정하기 위한 제1패리티 코드를 생성하는 단계;
    상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지에 상기 정보를 라이트하는 단계; 및
    상기 배드 메모리 블록들 중 제2배드 메모리 블록의 제K페이지에 상기 제1패리티 코드를 라이트하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  6. 제 5항에 있어서,
    상기 정보는 데이터를 포함하는
    메모리 시스템의 동작 방법.
  7. 제 6항에 있어서,
    상기 정보는 상기 데이터의 에러를 정정하기 위한 제2패리티 코드를 더 포함하는
    메모리 시스템의 동작 방법.
  8. 제 5항에 있어서,
    상기 메모리 장치의 배드 메모리 블록들의 리드 동작을 결정하는 단계;
    상기 제1배드 메모리 블록의 제K페이지로부터 상기 정보를 리드하는 단계;
    상기 제2배드 메모리 블록의 제K페이지로부터 상기 제1패리티 코드를 리드하는 단계; 및
    상기 제1패리티 코드를 이용해 상기 정보의 에러를 정정하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  9. 제 8항에 있어서,
    상기 정보는 데이터와 상기 데이터의 에러를 정정하기 위한 제2패리티 코드를 포함하고,
    상기 동작 방법은
    상기 정보의 에러를 정정하는 단계 이후에, 상기 제2패리티 코드를 이용해 상기 데이터의 에러를 정정하는 단계를 더 포함하는
    메모리 시스템의 동작 방법.
  10. 다수의 노멀 메모리 블록들과 적어도 2개 이상의 배드 메모리 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하기 위한 메모리 콘트롤러를 포함하고,
    상기 메모리 콘트롤러는
    상기 배드 메모리 블록들 중 제1배드 메모리 블록에 저장될 데이터를 정정하기 위한 제1패리티 코드 -상기 제1패리티 코드는 상기 제1배드 메모리 블록에 상기 데이터와 함께 저장됨-를 생성하는 노멀 블록 에러 정정부; 및
    상기 제1배드 메모리 블록에 저장될 상기 데이터와 상기 제1패리티 코드의 에러를 정정하기 위한 제2패리티 코드 -상기 제2패리티 코드는 상기 배드 메모리 블록들 중 제2배드 메모리 블록에 저장됨-를 생성하는 배드 블록 에러 정정부를 포함하는
    메모리 시스템.
  11. 제 10항에 있어서,
    상기 제2패리티 코드의 비트 수는 상기 제1패리티 코드의 비트 수의 2배 이상인
    메모리 시스템.
  12. 제 10항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 장치의 상기 제1배드 메모리 블록과 상기 제2배드 메모리 블록을 함께 억세스하는
    메모리 시스템.
  13. 제 12항에 있어서,
    상기 메모리 콘트롤러는 상기 제1배드 메모리 블록의 제K(K는 1 이상 N 이하의 양의 정수, N은 제1배드 메모리 블록 내의 페이지 개수)페이지 억세스시에 상기 제2배드 메모리 블록의 제K페이지를 억세스하는
    메모리 시스템.
  14. 제 10항에 있어서,
    상기 메모리 콘트롤러는
    논리 메모리 블록들 중 일부의 상기 노멀 메모리 블록들로의 맵핑을 위한 노멀 맵핑 테이블 -상기 노멀 맵핑 테이블에서 하나의 논리 메모리 블록은 하나의 노멀 메모리 블록으로 맵핑됨-;
    상기 논리 메모리 블록들 중 나머지를 상기 배드 메모리 블록들로의 맵핑을 위한 배드 맵핑 테이블 -상기 배드 맵핑 테이블에서 하나의 논리 메모리 블록은 2개의 배드 메모리 블록들로 맵핑됨-; 및
    상기 배드 메모리 블록들의 리스트를 저장하기 위한 배드 메모리 블록 테이블을 더 포함하는
    메모리 시스템.
  15. 제 14항에 있어서,
    상기 메모리 콘트롤러는
    호스트와의 통신을 위한 호스트 인터페이스;
    상기 호스트의 요청들의 처리 순서를 결정하기 위한 스케쥴러;
    상기 메모리 장치로 인가될 커맨드를 생성하기 위한 커맨드 생성기;
    상기 메모리 장치의 웨어 레벨링 동작을 위한 웨어 레벨링부; 및
    상기 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함하는
    메모리 시스템.
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