JPH01296498A - 誤り訂正方法およびそれを用いたメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誤り訂正符号（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉ
ｎｇ　Ｃｏｄｅ以下ＥＣＣと呼ぶ）に基づいた誤り訂正
方法、およびそれを適用したメモリ装置に関する。

〔従来の技術〕

近年の半導体メモリの高集積化はめざましく、すでにメ
ガビット級のものが量産されるようになっている。しか
し、高集積化に伴うメモリセルの縮小によって、メモリ
セルの記憶情報がα線等によって破壊される、いわゆる
ソフトエラーが重大な問題になってきた。また、素子の
微細化とチップ面積の増大に起因する、歩留りの低下が
問題になるようになった。これらに対する対策としては
、たとえばアイ・イー・イー・イー、ジャーナル・オブ
・ソリッド・ステート・サーキツツ、ニスシー第２２巻
、第５号、第８６８頁から第８７３頁、１９８７年１０
月（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌ、ｉｄ　
−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、　５Ｃ−
２２，Ｎａ５．　ｐ　ｐ。

８６８−８７３．Ｏｃｔ、１９８７）において論じられ
いるように、誤り訂正による方法が有効である。

第８図に、上記文献において論じられている方法（水平
垂直パリティ）の原理を示す。記憶すべき情報を担うビ
ットａ　ｒ　Ｊ（ｘ　＝　Ｏ−Ｎ　　１　＋　Ｊ　＝０
−Ｍ−１，）をＮＸＭの長方形状に並べ、各行および各
列についてそれぞれパリティ検査を行って、Ｎ個の行パ
リティピットＸｉ　　（１＝ｏ−Ｎ　１）およびＭ個の
列パリティビットｙ　Ｉ（ｉ　＝　Ｏ−Ｍ−１）を付加
する。

Ｍ−］ Ｎ−１ また、全体のパリティビット【】を付加する。

ここで加算Σは２を法として行う。すなわち、加算の結
果が偶数であれば０、奇数であれば１とする。これらの
合計（Ｎ十Ｍ＋１）個のパリティビットをＮＭ個の情報
ビットに付加して、１つの符号語、すなわち誤り訂正の
単位とする。なお、ビットを長方形状に並べるのは、パ
リティ検査のために論理的に並べるのであって、実際の
メモリセルの物理的な配列は長方形状である必要はない
。

読出しデータの訂正の方法は、次のとおりである。ある
ピッｈ　ａ　ＩΔを読出すとき、そのビットを含む行お
よび列のパリティ検査を行う。

１：０ これらのパリティ検査の結果ＸおよびＹがともに誤って
いた場合、読出されたビットが誤っていたと判断して、
訂正する。

この水平垂直パリティによる誤り訂正は、前記の文献で
論じられているように、ハミング符号による誤り訂正に
比べて、パリティビットの付加および読出しデータの訂
正の手続きが簡明であるという特徴がある。そのため、
小規模の回路で誤り訂正機能を実現でき、チップ面積の
増加およびアクセス時間の増加が少なくてすむ。

〔発明が解決しようとする課題〕

上記従来技術の問題点は、パリティビット数が多いこと
である。冗長度Ｒを、情報ビット数ｋに対するパリティ
ビット数ｍの割合と定義すると、上記のようにに、＝Ｎ
Ｍ、ｍ＝Ｎ＋Ｍ＋１−であるから、 Ｍ である。たとえば、Ｎ＝Ｍ＝１６とすると、冗長度Ｒは
１３％にもなる。パリティビットを記憶するために余分
なメモリセルが必要であるから、パリティビット数が多
いことは、半導体メモリのチップ面積の増大をもたらす
。

一方、パリティビット数の少ない誤り訂正符号としては
、たとえばハミング符号がある。しかし、ハミング符号
による誤り訂正は、パリティビットの付加および読出し
データの訂正の手続きが複雑で、誤り訂正機能を実現す
るための回路規模が大きくなる。そのため、パリティビ
ット数が少ないという利点がかなり減殺されることは、
前記の文献でも論じられているとおりである。

本発明の目的は、上記問題点を解決し、パリティビット
数が少なく、かつ回路規模の小さい誤り訂正機能付半導
体メモリを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明では、記憶すべき情報
を担うビットをｄ次元（ｄ≧３）直方体状に並べ、直方
体の各面に平行な平面についてパリティ検査を行って、
パリティビットを付加する。

〔作用〕

情報ビットを並べる形態を、２次元（長方形）でなくｄ
次元（ｄ≧３）直方体状にすることにより、情報ビット
数が同じならば、パリティピッ１へ数が２次元の場合よ
りも少なくてすむようになる。

例として３次元の場合について説明する。情報ビットを
ＮＸＭＸＬの直方体状に並べた場合、後に詳しく説明す
るように、パリティビット数はｍ＝Ｎ＋Ｍ＋Ｌ＋１であ
る。たとえば情報ピッ１へ数が６４の場合、従来の方法
は、情報ビットを８×８の正方形状に並べるので、ｍ＝
１７である。それに対して、本発明による方法は、４Ｘ
４Ｘ４の立方体状に並べるので、ｍ＝１３であり、従来
よりもパリティビット数が少なくてすむ。

〔実施例〕 以下、本発明の実施例を図面により説明する。

以下の説明では、本発明を半導体メモリ、特にＤ　ＲＡ
、　Ｍ　（ダイナミックランダムアクセスメモリ）に適
用した場合について説明するが、本発明は、他のメモリ
、たとえばＳＲＡＭ　（スタティックランダムアクセス
メモリ）やＲＯ，Ｍ（読出し専用メモリ）、あるいはそ
れらのメモリを複数個集積したメモリ装置にも適用でき
る。

最初に本発明の詳細な説明する。まず、第１図によって
、パリティビットの付加方法について説明する。この図
は３次元の例であるが、４次元以」二の場合も同様であ
る。記憶すべき情報を担うビットａ　Ｉ　Ｊ　ｋ（ｉ　
＝　０−Ｎ　　１　、　ｊ　＝　Ｏ−Ｍ　　１　。

ｋ＝０〜丁、−１）をＮ　Ｘ　Ｍ　Ｘ　Ｌの３次元直方
体状に並べる（図ではＮ＝Ｍ＝Ｌ＝３）。ｙ軸に垂直な
平面で直方体を切った各断面についてパリティ検査を行
い、Ｎ個のＸパリティビットｘ＋（ｊ、＝Ｏ〜Ｎ−１）
を付加する。

同様にして、Ｍ個のｙパリティピットｙｊ　（、ｊ＝０
〜Ｍ−１）、およびＬ個のＺパリティビットＺｋ　（ｋ
＝ｏ−Ｌ　　１．）を付加する。

Ｎ−Ｉ　　Ｌ−１ また、全体のパリティビットＵを付加する。

ｊ＝ＯＪ：０ｋ−Ｏｋ−Ｏｊ＝Ｏｊ＝０・・（１０） ここで加算Σは２を法として行う。すなわち、加算の結
果が偶数であれはＯ１奇数であれは１とする。これらの
合計（Ｎ＋Ｍ＋Ｌ＋１）個のパリティビットをＮＭＬ個
の情報ビットに付加して、１一つの符号語、すなわち誤
り訂正の単位とする。なお、上の説明で「ビットを直方
体状に並べるＪと述べたのは、パリティ検査のために論
理的に並べるという意味であって、実際のメモリセルの
物理的な配列は直方体状である必要はない。

次に、第２図および第３図によって、読出しデータの訂
正方法について説明する。あるビットａ　Ｉ　Ｊ　ｌ＋
　を読出すときは、第２図に示すようしこ、そのビット
を含む３方向の＼（Ｌ而についてパリティ検査を行う。

例として、第１図の８１１１を読出す場合について説明
する。第３図Ｃａ）　は、第１図において、ａｌｉｌ　
を含みｙ軸に垂直な平面で直方体を切ったときの断面図
である。この断面に含まれるビットは、情報ビットａｒ
Ｊｋ（ｊ　”Ｏ−２，に＝０　２）およびＸパリティビ
ットｘ１である。これらのビットについてパリティ検査
を用い、その結果をＸとする。同様にして、ｙ軸および
ｙ軸に垂直な平面で直方体を切ったときの断面（第３図
（ｂ）および（Ｃ））上のビットについてパリティ検査
を行い、その結果をそれぞれＹおよびＺとする。これら
のパリティ検査の結果Ｘ、Ｙ、Ｚがすべて誤つていた場
合、読出されたビットａｌ工１が誤っていたと判断して
、訂正する。すなわち、第２図に示すように、Ｘ、Ｙ、
Ｚの論理積を訂正信号Ｅとすればよい。

以上は情報ビットの訂正方法であるが、同様にしてパリ
ティピットを訂正することもできる。例として、Ｘパリ
ティピッ１〜ｘ１を訂正する場合について説明する。第
４図（ａ）、（ｂ）、（ｃ）は、第１図において、ｘｌ
を含みそれぞれｙ軸。

ｙ軸、ｙ軸に垂直な平面で直方体を切ったときの断面図
である。これらの断面に含まれるピッ１〜についてそれ
ぞれパリティ検査を行い、その結果をそれぞれＸ、、Ｙ
、Ｚとすればよい。

本方式により誤り訂正の利点は、従来方式に比べてパリ
ティビット数が少なくてすむことである。

３次元の場合、上で説明したように、パリティビット数
はＮ＋Ｍ＋Ｌ＋１であるから、冗長度Ｒはである。情報
ビット数ｋ　＝　Ｎ　Ｍ　Ｌが一定の場合、ＲはＮ＝Ｍ
＝Ｌのとき最小になる。最小値はｋ である。４次元の場合は同様に計算して、４・４　（Ｗ
　＋　１ Ｒ０□＝　　　　　　　　　　　　　　　−（１６）一
般にｄ次元の場合は ｄ、ｄシｆπ−＋１ Ｒ１１＋＋＋”　　　　　　　　　　　　　　　−（１
７）である。

第５図に、本発明の方式の冗長度（（１５）〜（１６）
式）を前記の従来方法と比較して示す。図から明らかな
ように、実用的な範囲であるに、　＝　２５６〜１ｏ２
４においては、本発明による３次元および４次元パリテ
ィ方式の冗長度は、従来方式（水平垂直パリティ）の約
１７２である。したがって、本方式を半導体メモリに適
用した場合、パリティビットを記憶するためのメモリセ
ル数を半減することができ、その分チップ面積を小さく
できる。

また、パリティビットの付加および読出しデー夕の訂正
の手続きが簡単であるという従来方式の利点は、本発明
でも失われていない。そのため、誤り訂正機能を実現す
るための回路規模が小さく、チップ面積およびアクセス
時間の増加が少ない。

次に、本発明を半導体メモリを適用した例を示す。第６
図は、本発明による誤り訂正方法を適用したＤＲＡＭの
主要部のブロック図である。簡単のため、３次元パリテ
ィでＮ＝Ｍ＝Ｌ＝３の場合について示しである。図中、
２０はメモリセルを縦横に配列したメモリアレー、３０
は１本のワード線を選択するためのロウデコーダ／ワー
ドドライバ、４０はメモリセルから読出された信号を増
幅するためのセンスアンプ群、４１〜４３はパリティ検
査に必要なビットを選択するためのセレクタ群、４４は
読出すビットを選択するためのマルチプレクサ、１１〜
１３はパリティ検査回路である。以下、読出しデータの
訂正方法について説明する。

誤り訂正の］−単位となる。情報ビットａｘｋおよびパ
リティビットＸｔ　１　’／Ｉ　＋　　Ｚｋ　Ｊ　υを
記憶するためのメモリセルは、図に示すように１本のワ
ード線上に配置するのがよい。ワード線Ｗを選択するこ
とによって、これらのメモリセルは同時に選択されるか
らである。各メモリセルから読出された信号は、各ビッ
ト線を通して各センスアンプＳＡに送られ、増幅される
。増幅された信号は３個のセレクタ群４１〜４３、およ
びマルチプレクサ４４に送られる。セレクタ群４１〜４
３とパリティ検査回路１１〜１３は、第２図に示した誤
り訂正を実行するための回路である。セレクタ群４１〜
４３は、それぞれ第２図の平面１〜３に含まれるビット
を選択し、パリティ検査回路１１〜］３に送る。たとえ
ば、ａ　１１１を読出す場合は、セレクタ４１群は、ａ
　１．ＯＯ＋　８１０１＋　８１０２＋　８１１０＋８
１１１＋　　ａ　１１２＋　　ａ　ＩＺＯ＋　　ａ　１
２１＋　　８１２１およびｘｌを選択する。パリティ検
査回路１１〜１３は、それぞれ送られてきたビン１〜の
パリティ検査を行う。

一方、マルチプレクサ４４は、読出すビットを選択する
。このビットは、各パリティ検査の結果の論理積Ｅと排
他的論理和をとることにより、訂正される。

前述のように、本発明により誤り訂正方法は、従来に比
へてパリティピッ１へ数が少なくてすむという特長があ
る。したがって、パリティピッ１〜を記憶するためのメ
モリセル数が少なくなり、パリティビット用メモリアレ
ー（図の２２の部分）およびそれに付随する周辺回路（
センスアンプ等）の面積を低減することができる。

この実施例では、情報ビットはメモリアレーの２１の部
分に、パリティビットは２２の部分にと分離して配置さ
れているが、この配置方法を工夫することによりチップ
面積やアクセス時間の増加をさらに少なくすることがで
きる。第７図によってその一例を説明する。なお、第７
図では簡単のため、ロウデコーダ／ワードドライバとセ
ンスアンプは記載を省略しである。

メモリアレー２０は、２０Ａ〜２０Ｌの１２個のサブア
レーに分割されている（必ずしも物理的に分かれている
必要はない）。また、セレクタ群４１〜４３内にはそれ
ぞれ１２個のセレクタＳが、パリティ検査回路内にはそ
れぞ才し１２個の排他的論理和イー１−　Ｆ　ＯＲがあ
る。各サブアレーに対応して、３個のセレクタＳと３個
の排他的論理和イー１−Ｆ　ＯＲが配置されている。各
セレクタＳは、選択信号（ｘ−ｔ　、　ＹＪ　、もしく
はｚｈ）に従って各サブアレー内のビット（４個もしく
は３個）のうちの１個を選択して、Ｆ　ＯＲに送る。各
ＦＯＲは、図の」１方から送られてきた信号とＳの出力
との排他的論理和を図の下方に送出する。したがって、
図の最下段のＦＯＲからは、］２個のセレクタＳの出力
のパリティ検査結果（Ｘ、Ｙ、Ｚ）が出力される。

このような構成が可能なのは、メモリセルの配置に次の
ような工夫がなされているからである。

各サブアレー内に含まれるビットは、同時にパリティ検
査の対象にはならないように配置されている。第１図を
引用して説明すると、パリティ検査の座標軸（ｙ軸、ｙ
軸、および２軸）に垂直な各平面に含まれるビットにつ
いて行われる。したがって、同じサブアレー内のビット
は、どの２ピツＩ−をとっても同一の平面に含まれない
ように選ばれている。たとえば、サブアレー２１Ａ内に
は、情報ビットａ　０００１　ａ　１１１＋　　ａ　２
２２およびパリティビットＵが配置されているが、これ
らのビットは互いに対角線の位置関係にあり、したがっ
て同時にパリティ検査の対象になることはない。

こうすることにより、上で述べたように、各サブアレー
毎に排他的論理和ゲートＦＯＲとセレクタＳとを直結し
て配置することができる。そのためセレクタＳの出力の
配線長がきわめて短くなり、チップ面積および遅延時間
を低減することができる。

〔発明の効果〕

以上説明したように、本発明によれば、誤り訂正の手続
きが簡単であるという特徴を失うことなく、パリティピ
ット数をほぼ半減することができる。したがって、本発
明を半導体メモリに適用した場合のチップ面積増加を少
なくすることができる。

【図面の簡単な説明】

第」−図は本発明による誤り訂正方法の原理を示す概念
図、第２図は本発明によるデータの訂正方法を示す概念
図、第３図（ａ）、（ｂ）、（ｃ）は、第１−図の８１
１１を含み、それぞオＬＸ軸、ｙ軸。 ｙ軸に垂直な平面で切断した断面図、第４図（ａ）。 （ｂ）、（ｃ）は、それぞれ第１図のｘｌを含み、ｙ軸
、ｙ軸、ｙ軸に垂直な平面で切断した断面図、第５図は
本発明と従来技術による誤り訂正方法の冗長度を比較す
るグラフ、第６図および第７図は本発明を適用したＤ　
ＲＡ、　Ｍの構成図、第８図は従来のボ（す、ＴＪ正力
θくのＪＪＩ理を示す概念図である。 １−１゜、１．２．１３・・・パリティ検査回路、１４
・ＡＮＤゲーイー、１５・排他的論理和ゲート、２０・
メモリアレー、３０・ロウデコーダ／ワードドライバ、
４０・・センスアンプ群、４．１，４２゜４３・セレク
タ群、４４　マルチプレクサ、ａＩＪｋ・・・情報ビッ
ト、Ｘ、・・・Ｘパリティビット、ｙＪ・・・ｙパリテ
ィビット、Ｚｋ　・・２パリテイビツト、Ｕ・全パリテ
ィピント、ＭＣ・メモリセル、Ｗ・ワード線、Ｂ・ピッ
１〜線、ＳＡ　　センスアンプ、Ｓ・・・セレクタ、Ｆ
ＯＲ・・・排他的論理和ゲート。

Claims (1)

1. 【特許請求の範囲】 １、複数の情報ビットを論理的にｄ次元（ｄ≧３）直方
   体状に並べ、該直方体の面に平行な各平面上のビットに
   ついてパリテイ検査を行うことを特徴とする誤り訂正方
   法。 ２、請求項第１項記載の誤り訂正方法によつて読出しデ
   ータを訂正する機能を有するメモリ装置。