DE3603926C2

DE3603926C2 -

Info

Publication number: DE3603926C2
Application number: DE3603926A
Authority: DE
Inventors: Hideto Hidaka; Kazuyasu Fujishima; Masaki Kumanoya; Hideshi Miyatake; Katsumi Dosaka; Tsutomu Itami Hyogo Jp Yoshihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-02-07
Filing date: 1986-02-07
Publication date: 1988-12-01
Also published as: US4730320A; DE3603926A1

Description

Die Erfindung betrifft ein Halbleiter-Speicherelement. Ins besondere betrifft sie ein eine Fehlererkennungs- und Fehler korrekturfunktion (im folgenden im FEK bezeichnet) aufwei sendes Halbleiter-Speicherelement.

In den letzten Jahren ist mit dem zunehmenden Integrations grad der Halbleiter-Speicherelemente die Funktionsstörung von Speicherzellen durch das Eindringen von α-Teilchen oder durch "Soft Errors" zum Problem geworden. Als Gegenmaßnahme wurde eine auf dem Chip befindliche FEK benutzt. Für eine solche auf dem Chip befindliche FEK siehe Cheng, C. L. und HSIAO, M Y. "Error-Correcting Codes for Semiconductor Memory Applications: A State-of-the-Art Review" IBM J. RES. DEVELOP, Band 28, Nr. 2, März 1984 Seiten124-134, Japa nische Patentanmeldung JP 56-1 43 600 A mit dem Titel "Device for Preventing Accumulation of Errors on Data".

Fig. 1 ist ein Blockschaltbild eines herkömmlichen, eine auf dem Chip befindliche FEK aufweisendes Halbleiter-Speicherele ment, welches den Hamming-Code als Fehlerkorrekturcode ver wendet.

Zunächst wird, unter Bezugnahme auf Fig. 1, ein herkömmliches, eine auf dem Chip befindliche FEK aufweisendes Halbleiter- Speicherelement beschrieben. Datenbits ª werden an einer Ein gangsklemme 1 eingegeben. Die Datenbits ª werden an einen schreibkontrollbiterzeugenden Schaltkreis 2 und an eine in einer Speicherzellenmatrix 3 enthaltene Datenbitmatrix 31 ge geben. Die schreibkontrollbiterzeugende Vorrichtung 2 dient zum Erzeugen von Schreibkontrollbits b aus den Datenbits ª. In der schreibkontrollbiterzeugenden Vorrichtung 2 erzeugte Kontrollbits b werden an eine in einer Speicherzellenmatrix 3 enthaltene Kontrollbitmatrix 32 gegeben. Die Datenbitmatrix 31 dient zur Ausgabe neuer Datenbits c aus den eingegebenen Datenbits ª. Die neuen Datenbits c werden an einen lesekon trollbiterzeugenden Schaltkreis 4 und an einen datenkorrigie renden Schaltkreis 7 gegeben. Die Kontrollbitmatrix 32 dient zur Ausgabe neuer Datenkontrollbits d auf der Basis der Schreibkontrollbits b . Die neuen Schreibkontrollbits d werden an einen syndromerzeugenden Schaltkreis 5 und an einen daten korrigierenden Schaltkreis 7 gegeben.

Auf der Basis der eingegebenen Datenbits c erzeugt der lese kontrollbiterzeugende Schaltkreis 4 Lesekontrollbits e , die dann an den syndromerzeugenden Schaltkreis 5 gegeben werden. Der syndromerzeugende Schaltkreis 5 hat eine Exklusiv-ODER- Funktion und gibt ein Syndrom f aus. Das Syndrom f wird an einen Syndrom-Decoder 6 gegeben. Der Syndrom-Decoder 6 ent schlüsselt das Syndrom f , um entschlüsselte Syndrom-Daten g , welche an den datenkorrigierende Schaltkreis 7 gegeben wer den, auszugeben. Der datenkorrigierende Schaltkreis 7 korri giert die Datenbits c und Schreibkontrollbits d auf der Basis der entschlüsselten Syndrom-Daten g und gibt korrigierte Daten h und externe, zur Ausgabe bestimmte Daten i aus. Die korrigierten, von dem datenkorrigierenden Schaltkreis 7 aus gegebenen Daten h werden an die Speicherzellenmatrix 3 gege ben, während die externen, zur Ausgabe bestimmten Daten i an den Adressen-Decoder 8 gegeben werden. Der Adressen-Decoder 8 dient dazu, auf der Basis eines Adreßsignals k nach außen auszugebende externe Ausgabedaten j von externen, zur Ausgabe bestimmten Daten i auszuwählen, wobei die ausgewählten ex ternen Ausgabedaten j an eine Ausgangsklemme 9 ausgegeben werden.

Der Betrieb eines in Fig. 1 gezeigten, eine auf dem Chip be findliche FEK aufweisendes Halbleiter-Speicherelement wird nun beschrieben. Zum Zeitpunkt des Schreibens von m ₀ Daten bits ª, welche durch die Eingangsklemme 1 eingegeben werden, erzeugt der schreibkontrollbiterzeugende Schaltkreis 2 mit Rücksicht auf eine Mehrzahl von Datenbits ª enthaltenden Datenbits (z. B. m-Bits) Schreibkontrollbits b (z. B. k-Bits). Diese Schreibkontrollbits b und m-Datenbits ª werden in die Kontrollbit-Speicherzellenmatrix 32 und in die Datenbit- Speicherzellenmatrix 31 eingeschrieben. Ein Block der (m + k)- Bits wird als Einheit für die FEK benutzt; die Fehlerer kennung und -korrektur wird für jeden Block ausgeführt.

Zum Zeitpunkt des Lesens von Daten aus einer Speicherzellen matrix 3 werden m-Datenbits c und k-Schreibkontrollbits d gleichzeitig gelesen. Der lesekontrollbiterzeugende Schalt kreis 4 erzeugt aus den m-Datenbits c Lesekontrollbits e als neue Kontrollbits. Der syndromerzeugende Schaltkreis 5 findet Bit für Bit für die von der Speicherzellenmatrix 3 gelesenen Lesekontrollbits e und Schreibkontrollbits d das Exklusiv- ODER. Auf diese Weise wird eine Entscheidung herbeigeführt darüber, daß kein Fehler aufgetreten ist, falls alle Bits "0" sind, oder daß ein Fehler aufgetreten ist in allen ande ren Fällen.

Die Tatsache, daß alle Bits "0" sind, bedeutet, daß die Lese kontrollbits e und die Schreibkontrollbits d miteinander übereinstimmen. Die Daten von dem oben beschriebenen Exklu siv-ODER-Betrieb werden als Syndrom bezeichnet. Dieses Syn drom ist eine aus k Bits bestehende Reihe von Daten. Der syndromerzeugende Schaltkreis 5 gibt das Syndrom f zu dem Syndrom-Decoder 6.

Das genannte Syndrom f enthält eine räumliche Information über Fehlerbits und Information darüber, welches Bit der der m-Datenbits in einem Fehler durch die Entschlüsselung der räumlichen Information durch den Syndrom-Decoder 6 ge funden werden kann. In Übereinstimmung damit werden die feh lerhaften Bits in den m-Datenbits c und den k Schreibkontroll bits d durch den datenkorrigierenden Schaltkreis 7 korrigiert oder umgekehrt. Im allgemeinen sind in der Gruppe von m korrigierten Daten nur m ₀ Bits, die zu externen Ausgabedaten werden. In diesem Fall ist m ₀ ≦ m. Daher werden von dem Adres sen-Decoder 8 ausgegebene externe Ausgabedaten j ausgewählt und gemäß der durch den Adressen-Decoder 8 eingegebenen Adreß information k ausgegeben. In vielen Fällen dient der Adres sen-Decoder 8 überwiegend oder vollständig als Zugriffsbe stimmungs-Decoder (nicht gezeigt).

Der schreibkontrollbiterzeugende Schaltkreis 2 und der lese kontrollbiterzeugende Schaltkreis 4 sind Schaltkreise, die geeignet sind, aus den m Datenbits gemäß der Struktur des Fehlerkontroll- und Fehlerkorrekturcodes Kontrollbits herzu stellen, und da die logische Operation in beiden Fällen gleich ist, kann ein gemeinsamer Schaltkreis anstelle der beiden Schaltkreis stehen. Weiterhin ist der oben beschrie bene syndromerzeugende Schaltkreis 5 ein Schaltkreis, der geeignet ist, Bit für Bit von der Speicherzellenmatrix 3 ge lesene Schreibkontrollbits d und den von den Datenbits c in dem lesekontrollbiterzeugenden Schaltkreis 4 neu erzeugten Lesekontrollbits e das Exklusiv-ODER zu berechnen. Der Syn drom-Decoder 6 ist ein Decoder zum Umwandlung des k-Bit- Syndroms f in einen (m + k)-Bit-Code, um damit die Fehlerbits unter den m-Datenbits c und den k-Schreibkontrollbits d her auszufinden; zum Beispiel wird etwa eine Ausgabe erhalten derart, daß unter den (m + k) Bits nur die Fehlerbit-Posi tionen "1" und alle anderen "0" sind.

Der datenkorrigierende Schaltkreis 7 ist ein Schaltkreis zur Bit-für-Bit-Berechnung des Exklusiv-ODER aus den von dem Syndrom-Decoder 6 ausgegebenen entschlüsselten Syndromdaten g , aus den zu korrigierenden Datenbits c und aus den Schreib kontrollbits d , wobei nur die Fehlerbit-Daten korrigiert oder umgekehrt werden. Die fehlerkorrigierten, (m + k)-Bits aufwei senden Daten h werden wieder in einer vorbestimmten Adresse in die Speicherzellenmatrix 3 eingeschrieben. Weiterhin wer den m ₀ aus den m korrigierten Datenbits i herausgegriffenen Datenbits durch den Adressen-Decoder 8 ausgewählt, um als externe Ausgabedaten j zu dienen.

Das in der oben beschreibenen Art aufgebaute, eine auf dem Chip befindliche FEK aufweisendes Halbleiter-Speicherelement muß seine FEK-Funktion prüfen; das heißt, daß die Datenbit matrix 31, die Kontrollbitmatrix 32 und das FEK-Schaltkreis system geprüft werden müssen. Die in jüngerer Zeit eingetre tene Zunahme des Integrationsgrades von mit auf dem Chip be findlichen FEK-Funktionen ausgestatteten Halbleiter-Speicher elementen hat jedoch zu dem Problem geführt, daß die für diese Funktionstests benötigte Zeit zunimmt.

Aus einer Veröffentlichung in der US-Zeitschrift: Electronic Engineering Mid-March 1981 Seite 33 bis 36, 38 und 40 bis 43 ist ein Halbleiterspeicherelement mit einer Fehlererkennungs- und Fehlerkorrekturfunktion bekannt. Die Daten werden bei diesem Halbleiterspeicherelement von außen über eine Eingangssignal- Datenleitung in eine Datenbit-Speicherzellenmatrix eingegeben, welche die eingegebenen Datenbits speichert. Nach außen werden die gespeicherten Datenbits über eine Ausgangssignaldatenleitung abgegeben. Das bekannte Halbleiterspeicherelement enthält auch eine Kontrollbit-Speicherzellenmatrix zur Ausgabe von Kontroll bits für die Fehlerkorrekturfunktion. Diese Kontrollbit-Spei cherzellenmatrix ist ebenfalls mit den Eingangssignal- und den Ausgangssignaldatenleitungen verbunden. Eine Vorrichtung er zeugt Lesekontrollbits aus den in der Datenbit-Speicherzellen matrix gespeicherten Datenbits und eine weitere Vorrichtung er zeugt Syndrombits durch eine Exklusiv-ODER-Verknüpfung der Schreibkontrollbits von der Kontrollbit-Speicherzellenmatrix und der von der lesekontrollbiterzeugenden Vorrichtung erzeug ten Kontrollbits. Schließlich enthält das bekannte Halbleiter speicherelement eine datenkorrigierende Vorrichtung, welche die Daten, die von der Datenbit-Speicherzellenmatrix gespeichert sind in Abhängigkeit von den in der weiteren Vorrichtung erzeug ten Syndrombits korrigiert.

Bei dem bekannten Halbleiterspeicherelement ist es möglich, die Kontrollbit-Speicherzellenmatrix zu prüfen, jedoch ist es nicht möglich, Funktionstests der Datenbit-Speicherzellenmatrix und der Kontrollbit-Speicherzellenmatrix durchzuführen.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiter speicherelement mit einer auf dem Chip befindlichen Fehler korrekturfunktion anzugeben, bei dessen Verwendung die Durch führung von Funktionstests der Datenbit-Speicherzellenmatrix und der Kontrollbit-Speicherzellenmatrix möglich ist.

Erfindungsgemäß wird die Aufgabe durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Im weiteren werden Ausführungsbeispiele anhand der Figuren beschrieben. Von den Figuren zeigt

Fig. 1 ein Blockschaltbild eines herkömmlichen, eine auf dem Chip befindliche FEK aufweisenden Halbleiter- Speicherelements, welches als Fehlerkorrekturcode den Hamming-Code verwendet;

Fig. 2 ein Blockschaltbild eines Halbleiter-Speicherele mentes gemäß einer weiteren Ausführung der Erfin dung;

Fig. 3 ein elektrisches Schaltbild, das den Schreibkon trollbit-Speicherschaltkreis von Fig. 2 darstellt;

Fig. 4 ein elektrisches Schaltbild, das den Kontrollbit- Schaltkreis von Fig. 2 darstellt;

Fig. 5 ein elektrisches Schaltbild, das den Syndrom- Ausgabe-Schaltkreis von Fig. 2 darstellt;

Fig. 6 ein Blockschaltbild eines Halbleiter-Speicherele mentes gemäß einer weiteren Ausführung der Erfin dung;

Fig. 7 ein elektrisches Schaltbild, das den Eingangs- Schaltkreis von Fig. 6 darstellt; und

Fig. 8 ein elektrisches Schaltbild des Kontrollbit- Schaltkreises von Fig. 6.

Fig. 2 ist ein Blockschaltbild eines Halbleiter-Speicherele mentes gemäß einer Ausführung der Erfindung; Fig. 3 ist ein elektrisches Schaltbild, das den Schreibkontrollbit- Speicherschaltkreis von Fig. 2 darstellt; Fig. 4 ist ein elektrisches Schaltbild, das den Kontrollbit-Schaltkreis von Fig. 2 darstellt; und Fig. 5 ist ein elektrisches Schaltbild, das den Syndrom-Ausgabe-Schaltkreis von Fig. 2 darstellt.

Nun wird unter Bezugnahme auf die Fig. 2 bis 5 die Anord nung dieser Ausführung der Erfindung beschrieben. Darüber hinaus ist die in Fig. 2 gezeigte Ausführung dieselbe wie das unter Bezug auf Fig. 1 beschriebene Halbleiter-Spei cherelement, außer daß ein Schreibkontrollbit-Speicherschalt kreis 50, ein Schreibkontrollbit-Schaltkreis 60 und ein Syndrom-Ausgabe-Schaltkreis 70 vorgesehen sind. Der Schreib kontrollbit-Speicherschaltkreis 50, der dazu dient, die wäh rend des Schreibens der Daten durch den schreibkontrollbit erzeugenden Schaltkreis 2 erzeugten Schreibkontrollbits b vorübergehend zu speichern, ist aufgebaut in der in Fig. 3 gezeigten Weise. Der Schreibkontrollbit-Speicherschaltkreis 50 enthält vier FETs 501 bis 504 und ist so ausgebildet, daß er die an einer Eingangsklemme 500 eingegebenen Schreibkon trollbits b speichert und sie an einer Ausgangsklemme 506 ausgibt.

Der in Fig. 2 gezeigte Kontrollbit-Schaltkreis 60 dient dazu, entsprechend dem externen Steuersignal TE und C/D zwei der drei Datenklassen, den Schreibkontrollbits d von der Schreib kontrollbit-Speicherzellenmatrix 32, den Lesekontrollbits e von dem lesekontrollbiterzeugenden Schaltkreis 4 und den Schreibkontrollbits o von dem schreibkontrollbiterzeugenden Schaltkreis 50 an den syndromerzeugenden Schaltkreis 5 zu geben. Der Kontrollbit-Schaltkreis 60 ist beispielsweise strukturiert wie in Fig. 4 gezeigt. Die Eingangsklemme 601 des Kontrollbit-Schaltkreises 60 wird mit einem externen Steuersignal TE beaufschlagt. Eine Eingangsklemme 602 wird mit den Schreibkontrollbits o von dem Schreibkontrollbit- Speicherschaltkreis 50 beaufschlagt. Eine Eingangsklemme 603 wird mit Schreibkontrollbits d von der Kontrollbit-Speicher zellenmatrix 32 beaufschlagt. Eine Eingangsklemme 604 wird durch Lesekontrollbits e von dem lesekontrollbiterzeugenden Schaltkreis 4 beaufschlagt. Weiterhin wird eine Eingangs klemme 605 mit dem externen Steuersignal TE beaufschlagt. Eine Eingangsklemme 606 wird mit dem externen Steuersignal C/D beaufschlagt. Der Kontrollbit-Schaltkreis 60 enthält In verter 607, 611, 614 und 616, UND-Gatter 608, 610, 612 und 617 und ODER-Gatter 609, 613 und 615.

In der normalen Betriebsphase ändert sich das an den Ein gangsklemmen 601 und 605 eingegebene externe Steuersignal TE nach "L" hin. Das den "L"-Pegel aufweisende externe Steuer signal TE wird durch den Inverter 607 zum "H"-Pegel inver tiert, um das UND-Gatter 610 zu öffnen. Weiterhin wird das sich auf "L"-Pegel befindende externe Steuersignal TE durch den Inverter 614 zum "H"-Pegel invertiert und über das ODER- Gatter 615 an das UND-Gatter 617 gegeben, um das letztere zu öffnen. Dabei werden die an der Eingangsklemme 603 eingege benen Schreibkontrollbits d durch das UND-Gatter 610 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 ge geben, während die an der Eingangsklemme 604 eingegebenen Lesekontrollbits e durch das UND-Gatter 617 und das ODER- Gatter 613 an den syndromerzeugenden Schaltkreis 5 gegeben werden.

In der Datenprüfphase ändert sich das externe Steuersignal TE zum "H"-Pegel hin, während das externe Steuersignal C/D sich nach "L" hin ändert. Als Ergebnis der Änderung des ex ternen Steuersignals TE zum "H"-Pegel wird die an der Ein gangsklemme 602 eingegebene Ausgabe o von dem Schreibkontroll bit-Speicherschaltkreis 50 über das UND-Gatter 608 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 gege ben. Das auf "L"-Pegel sich befindende externe Steuersignal C/D wird durch den Inverter 616 zum "H"-Pegel hin invertiert und öffnet so durch das ODER-Gatter 615 das UND-Gatter 617. Dadurch werden die an der Eingangsklemme 604 eingegebenen Lesekontrollbits e durch das UND-Gatter 617 und das ODER- Gatter 613 an den syndromerzeugenden Schaltkreis 5 gegeben.

In der Kontrollbit-Prüfphase ändern sich die externen Steuer signale TE und C/D zum "H"-Pegel hin und werden durch die Inverter 614 bzw. 616 nach "L" invertiert. Die "L"-Pegel- Signale werden an das ODER-Gatter 615, die Ausgabe des letz teren an den Inverter 611 gegeben, wobei es zum "H"-Pegel invertiert wird, um das UND-Gatter 612 zu öffnen. Dabei wer den die an der Eingangsklemme 603 eingegebenen Schreibkon trollbits d über das UND-Gatter 612 und das ODER-Gatter 613 an den syndromerzeugenden Schaltkreis 5 gegeben. Weiterhin wird, da das externe Steuersignal TE auf "H"-Pegel das UND- Gatter 608 öffnet, die an der Eingangsklemme 602 eingegebene Ausgabe m von dem Schreibkontrollbit-Speicherschaltkreis 50 durch das UND-Gatter 608 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 gegeben.

Der Syndrom-Ausgabe-Schaltkreis 70 ist aufgebaut in der in Fig. 5 gezeigten Weise. Der Syndrom-Ausgabe-Schaltkreis 70 enthält eine Eingangsklemme 701, über die das externe Steuer signal TE eingegeben wird. Dieses externe Steuersignal TE wird an FETs 702 und 703 gegeben. In der normalen Betriebs phase wird der FET 702 leitend und der FET 703 nichtleitend. Als Folge des Leitendwerdens des FET 702 wird der FET 704 leitend, und das in dem syndromerzeugenden Schaltkreis 5 er zeugte Syndrom f wird von dem FET 704 durch die Ausgangs klemme 707 an den Syndrom-Decoder 6 gegeben. In der Datenbit- Testphase und der Kontrollbit-Testphase, wenn das externe Steuersignal TE sich zu "H" hin ändern, werden die FETs 703 und 705 leitend und der FET 702 nichtleitend. Als Folge des Leitendwerdens des FET 703 wird der FET 705 leitend, und das Syndrom f wird durch einen Ausgangstreiber 706 und dem FET 705 ausgegeben.

Nun wird unter Bezugnahme auf die Fig. 2 bis 5 der Betrieb der eben erwähnten Ausführung der Erfindung beschrieben.

Zunächst, in der normalen Betriebsphase, ändert sich das ex terne Steuersignal TE zum "L"-Pegel hin, so daß die von der Speicherzellenmatrix 3 ausgegebenen Schreibkontrollbits d und die von dem lesekontrollbiterzeugenden Schaltkreis 4 gelieferten Lesekontrollbits e über den Kontrollbit-Schalt kreis 60 an den syndromerzeugenden Schaltkreis 5 gegeben wer den. Dabei wird eine unter Bezugnahme auf Fig. 1 beschriebene Leseoperation mit FEK durchgeführt.

Anschließend, in der Datenbit-Testphase, ändert sich das ex terne Steuersignal TE zum "H"-Pegel und das externe Steuer signal C/D zum "L"-Pegel hin. Dann werden die von dem Schreib kontroll-Speicherschaltkreis 50 ausgegebenen Lesekontroll bits e und das Signal o durch den Kontrollbit-Schaltkreis 60 an den syndromerzeugenden Schaltkreis 5 gegeben. Als Folge davon werden die von der lesekontrollbiterzeugenden Vorrich tung 4 erzeugten Lesekontrollbits e mit dem von dem Schreib kontrollbit-Speicherschaltkreis 50 ausgegebenen Signal o ver glichen, so daß unabhängig davon, ob die Kontrollbit-Spei cherzellenmatrix 32 gut oder schlecht ist, die Datenbit- Speicherzellenmatrix 31 geprüft werden kann.

In der Kontrollbit-Testphase ändert sich das externe Steuer signal TE zum "H"-Pegel und das externe Steuerzeichen C/D zum "H"-Pegel hin. Dann werden die von dem Schreibkontroll bit-Speicherschaltkreis 50 ausgegebenen Schreibkontrollbits o und das Signal d an den syndromerzeugenden Schaltkreis 5 gegeben, wobei die Kontrollbit-Speicherzellenmatrix 32 unab hängig davon, ob die Datenbit-Speicherzellenmatrix 31 gut oder schlecht ist, geprüft werden kann.

Im Zusammenhang mit der Schaltoperation des Kontrollbit- Schaltkreises 60 stellt sich das von dem syndromerzeugenden Schalt kreis 5 ausgegebene Syndrom f wie folgt dar. Darüber hinaus ist zur Vereinfachung der Fehlerkorrekturcode ein 1-Bit- Fehlerkorrekturcode.

Wenn der Kontrollbit-Schaltkreis 60 in der normalen Betriebs phase ist, werden, wenn kein Fehler vorliegt, alle Bits in dem Syndrom f 0. Im Falle eines 1-Bit-Fehlers werden einige Bits in dem Syndrom f 1 und werden durch den Syndrom-Ausgabe Schaltkreis 70 an den Syndrom-Decoder 6 gegeben. Dann werden von dem Syndrom-Decoder 6 Syndromdaten g erhalten, und die Fehlerkorrektur wird wie unter Bezugnahme auf die Fig. 1 be schrieben durchgeführt.

In dem Fall, daß der Kontrollbit-Schaltkreis 60 in die Daten bit-Testphase geschaltet worden ist, muß, falls keines der Bits des Syndroms f 0 ist, ein Fehler in den Datenbits vor liegen; liegt aber ein Fehler vor, so bedeutet das nicht notwendigerweise, daß keines der Bits 0 ist. Das heißt, es gibt einen Fall, bei dem sogar im Falle, daß ein Fehler vor liegt, alle Bits 0 sind.

In dem Fall, daß der Kontrollbit-Schaltkreis 60 in die Kon trollbit-Testphase geschaltet worden ist, ist die dem fehler haften Bit in den Schreibkontrollbits d entsprechende Bit- Position des Syndrom f 1 und die anderen sind 0. Daher ist in diesem Fall die vollständige Fehlerinformation (Fehlerpo sition und Anzahl der Fehler) über die Schreibkontrollbits d in dem Syndrom f enthalten.

Die genannte Operation ermöglicht es im Falle der Datenbit- Testphase zu bestimmen, ob in den entsprechenden Datenbits sicher oder möglicherweise ein Fehler vorliegt, je nachdem, ob alle Bits in dem Syndrom f 0 sind oder nicht. Weiterhin ist im Falle der Kontrollbit-Testphase ein Schreibkontroll bit d , das der Position des Bits entspricht, welches in Ver bindung mit dem Syndrom f 1 ist, ein Fehler.

Auf diese Weise kann die Kontrollbit-Speicherzellenmatrix 32 zuverlässig geprüft werden, um festzustellen, ob sie gut oder schlecht ist, und eine teilweise Prüfung, um zu bestimmen, ob die Datenbit-Speicherzellenmatrix 31 gut oder schlecht ist, wird möglich. Der Syndrom-Ausgabe Schaltkreis 70 gibt die in der Testphase gewonnene Information über das Syndrom f in einer solchen Weise aus.

In dem oben erwähnten Betrieb können Prüfungen auf der Kon trollbit-Speicherzellenmatrix 32 und der Datenbit-Speicher zellenmatrix 31 für jedes der k Bits bzw. der m Bits durchgeführt werden, so daß Funktionstests auf der Spei cherzellenmatrix 3 wirksam durchgeführt werden kön nen und so die Prüfzeit stark vermindert werden kann.

Darüber hinaus betrifft diese Ausführung auch einen Fall, wo die Erfindung auf ein Halbleiter-Speicherelement mit den Hamming-Code benutzendem FEK-System angewendet wird, die Er findung ist aber nicht darauf beschränkt; die Erfindung kann auch auf andere als horizontale und vertikale Paritäts- Kontrollsysteme benutzende Halbleiter-Speicherelemente ange wendet werden.

Fig. 6 ist ein ein Halbleiter-Speicherelement gemäß einer weiteren Ausführung der Erfindung darstellendes Blockschalt bild; Fig. 7 ist ein elektrisches Schaltbild des Eingangs- Schaltkreises von Fig. 6; und Fig. 8 ist ein elektrisches Schaltbild des Kontrollbit-Schaltkreises von Fig. 6.

Nun wird unter Bezug auf die Fig. 6 bis 8 die Anordnung des Halbleiter-Speicherelementes beschrieben. Die Fig. 6 stimmt mit der Fig. 2 überein, außer daß zwischen der Aus gangsseite der Kontrollbit-Speicherzellenmatrix 32 und der Eingangsseite der Lesekontrollbiterzeugenden Schaltweise 4 ein Eingangs-Schaltkreis 80 vorgesehen ist. Dieser Eingangs- Schaltkreis 80 ist aufgebaut in der in Fig. 7 gezeigten Weise.

Ein externes Steuersignal TE wird an die in dem Eingangs- Schaltkreis 80 enthaltene Eingangsklemme 801 gegeben. Dieses externe Steuersignal TE wird an das Gate eines FET 802 und die betreffenden Gates der FETs 831 bis 83 n gegeben. Weiter hin werden Datenbits von der Datenbit-Speicherzellenmatrix 31 an die Eingangsklemmen 811 bis 81 m gegeben und von dort an die Drains der FETs 821 bis 82 n. Die betreffenden Gates der FETS 821 bis 82 n sind mit dem Drain des FET 802 verbunden, die Sources der FETs 821 und 82 n sind mit den Ausgangsklemmen 841 bis 84 m verbunden. Weiterhin sind die Drains der FETs 831 bis 83 m mit den Ausgangsklemmen 841 bis 84 m verbunden.

Wenn sich daher das externe Steuersignal TE zu der normalen Betriebsphase und folglich zum "L"-Pegel hin ändert, so wird der FET 802 nicht leitend, die FETs 821 bis 82 m jedoch werden leitend, so daß die Datenbits von der Datenbit-Speicherzellen matrix 31 über die Ausgangsklemmen 841bis 84 m an den lese kontrollbiterzeugenden Schaltkreis 4 gegeben werden und dabei den lesekontrollbiterzeugenden Schaltkreis 4 veranlassen, die vorgenannte, unter Bezug auf Fig. 1 beschriebene Operation durchzuführen.

Wenn sich das externe Steuersignal TE zur Prüfphase und folg lich zum "H"-Pegel hin ändert, so wird der FET 802 leitend, wodurch die FETs 821 bis 82 m nicht leitend werden. Weiterhin werden die FETs 831 bis 83 m leitend und die Ausgangsklemmen werden geerdet. Das heißt, daß, wenn die Prüfphase beginnt, alle Bits 0 werden und alle Bits o als virtuelle Daten an den kontrollbiterzeugenden Schaltkreis 4 gegeben werden.

Zwischen der Kontrollbit-Speicherzellenmatrix 32 und dem syndromerzeugenden Schaltkreis 5 ist, wie in Fig. 6 gezeigt, ein Kontrollbit-Schaltkreis 90 vorgesehen. Der Kontrollbit- Schaltkreis 90 dient dazu, die Vermittlung zwischen den von der Kontrollbit-Speicherzellenmatrix ausgegebenen Schreib kontrollbits d und den in dem Schreibkontrollbit-Speicher schaltkreis 50 gespeicherten Schreibkontrollbits o zu bewerk stelligen, wobei die ausgewählten Schreibkontrollbits an den syndromerzeugenden Schaltkreis 5 gegeben werden. Dieser Kon trollbit-Schaltkreis 90 ist aufgebaut in der in Fig. 8 ge zeigten Weise. Ein externes Steuersignal TE wird an die Ein gangsklemme 901 des Kontrollbit-Schaltkreises 90 gegeben und von dort an die Gates der FETs 902 und 906. Das Drain des FETs 902 ist mit dem Gate des FETs 904 verbunden; dem Drain des FETs 904 werden durch eine Eingangsklemme 903 die von der Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Schreib kontrollbits d eingegeben. Weiterhin werden dem Drain des FETs 906 durch eine Eingangsklemme 907 die von dem Schreib kontrollbit-Speicherschaltkreis 50 ausgegebenen Schreibkon trollbits o eingegeben. Die Sources der FETs 904 und 906 sind mit der Ausgangsklemme 905 verbunden.

In dem in der oben beschriebenen Weise aufgebauten Schreib kontrollbit-Schaltkreis 90 wird, wenn sich das externe Steuer signal TE zur normalen Betriebsphase und folglich zum "L"- Pegel hin ändert, der FET 902 nicht leitend, der FET 904 je doch wird leitend. Dadurch werden die von der Eingangsklemme 903 eingegebenen Schreibkontrollbits d durch die Ausgangs klemme 905 an den syndromerzeugenden Schaltkreis 5 gegeben.

Wenn sich das externe Steuersignal TE zu der Prüfphase und folglich zu dem "H"-Pegel hin ändert, so wird der FET 902 leitend, der FET 904 nicht leitend und der FET 906 leitend. Dabei werden die an der Eingangsklemme 907 eingegebenen und von dem Schreibkontrollbit-Speicherschaltkreis 50 ausgegebe nen Schreibkontrollbits o durch die Ausgangsklemme 905 an den syndromerzeugenden Schaltkreis 5 gegeben.

Nun wird der Betrieb des in der oben beschriebenen Weise auf gebauten Halbleiter-Speicherelementes beschrieben. Während der normalen Betriebsphase ändert sich das externe Steuersi gnal TE zum "L"-Pegel. Wie vorhin unter Bezug auf die Fig. 8 beschrieben, gibt der Kontrollbit-Schaltkreis 90 die von der Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Schreibkon trollbits d an den syndromerzeugenden Schaltkreis 5, wobei die normale, unter Bezug auf Fig. 1 beschriebene FEK-Opera tion durchgeführt wird.

Wenn die Prüfphase mit der Änderung des externen Steuersi gnales nach "H" beginnt, so gibt der Schreibkontrollbit- Schaltkreis 90 die kurz vor ihrer Speicherung in dem Schreib kontrollbit-Speicherschaltkreis 50 während des Schreibvor ganges erzeugten Schreibkontrollbits an den syndromerzeugen den Schaltkreis 5. Der syndromerzeugende Schaltkreis 5 stellt einen Vergleich zwischen den von der Kontrollbit-Speicherzel lenmatrix 32 ausgegebenen Schreibkontrollbits d und den kurz vor ihrer Speicherung in dem Schreibkontroll-Speicherschalt kreis 50 während des Schreibvorganges erzeugten Schreibkon trollbits o an, um zu entscheiden, ob diese Bits miteinander übereinstimmen.

Nun wird der Betrieb des Eingangs-Schaltkreises 80 beschrie ben. Angenommen, die Betriebsprüfungen auf der Datenbit- Speicherzellenmatrix 31 und der Kontrollbit-Speicherzellen matrix 32 seien durch die unter Bezug auf die Fig. 2 beschrie benen Verfahren abgeschlossen und es sei sichergestellt, daß die Speicherzellenmatrix 3 nicht fehlerhaft ist. Während der normalen Betriebsphase, wenn sich das externe Steuersignal TE zum "L"-Pegel hin ändert, werden die von der Datenbit- Speicherzellenmatrix 31 ausgegebenen Datenbits e an den kon trollbiterzeugenden Schaltkreis 4 gegeben. Dieser Betrieb ist gleich dem vorher unter Bezug auf Fig. 1 beschriebenen.

Wenn sich das externe Steuersignal TE während der Prüfphase zum "H"-Pegel hin ändert, werden, wie unter Bezug auf Fig. 7 beschrieben, virtuelle Daten mit allen Bits 0 in den lese kontrollbiterzeugenden Schaltkreis 4 eingegeben. Der lese kontrollbiterzeugende Schaltkreis 4 erzeugt mit Rücksicht auf die virtuellen Daten Lesekontrollbits e . Wenn daher wäh rend dem unmittelbar vorangehenden Schreibvorgang die nur aus 0-Bits bestehenden Daten in dasselbe FEK-Schaltkreis system geschrieben werden, dann wird, sofern das FEK-Schalt kreissystem richtig arbeitet, bei den in Frage kommenden Datenbits keine Korrektur vorgenommen, und die korrigierten Daten h sind alle 0. Wenn während des unmittelbar vorangehen den Schreibvorganges Daten mit einigen 0-Bits und einigen 1- Bits eingeschrieben werden, so wird in Rücksicht auf die Bit positionen, wo 1 steht, eine Datenkorrektur durchgeführt, und falls die korrigierten Daten alle 0 sind, so folgt, daß das FEK-Schaltkreissystem richtig arbeitet. Auf diese Weise kann auf dem FEK-Schaltkreissystem unter Benutzung virtueller Daten leicht ein Funktionstest durchgeführt werden.

Darüber hinaus betrifft die obige Beschreibung den Fall, wo alle virtuellen Daten so festgelegt sind, daß alle Bits 0 sind, doch ist die Erfindung nicht darauf beschränkt. Zum Beispiel können die virtuellen Daten so festgelegt sein, daß keines der Bits 0 ist, oder es können auch variable, von außen eingegebene Daten benutzt werden. Weiterhin kann die Erfindung auch in dieser Ausführung unter Benutzung anderer Kontrollsysteme wie etwa den horizontalen und vertikalen Paritäts-Kontrollsystemen aufgebaut werden.

Claims

1. Halbleiter-Speicherelement mit einer auf dem Chip befind lichen Fehlerkorrekturfunktion, in das Daten von außen auf einer Eingangssignal-Datenleitung eingebbar sind und das auf einer Ausgangssignal-Datenleitung Daten nach außen ausgibt, und das

- eine Kontrollbit-Speicherzellenmatrix (32) zur Ausgabe von Kontrollbits für die Fehlerkorrekturfunktion,
- eine schreibkontrollbiterzeugende Vorrichtung (2) zur Erzeu gung von Schreibkontrollbits aus den eingegebenen Datenbits,
- eine Datenbit-Speicherzellenmatrix (31), welche die eingegebe nen Datenbits speichert,
- eine lesekontrollbiterzeugende Vorrichtung (4), welche Lese kontrollbits aus den in der Datenbit-Speicherzellenmatrix (31) gespeicherten Datenbits erzeugt,
- eine syndromerzeugende Vorrichtung (5), welche das Exklusiv- ODER der Schreibkontrollbits von der Kontrollbit-Speicher zellenmatrix (32) und der von der lesekontrollbiterzeugenden Vorrichtung (4) erzeugten Kontrollbits berechnet und
- eine datenkorrigierende Vorrichtung (7), welche die Daten, die in der Datenbit-Speicherzellenmatrix (31) gespeichert sind, auf der Basis des von der syndromerzeugenden Vorrichtung (5) erzeugten Syndroms korrigiert,

aufweist, gekennzeichnet durch

- eine Schreibkontrollbit-Speichervorrichtung (50), welche die von der schreibkontrollbiterzeugenden Vorrichtung (2) erzeug ten Schreibkontrollbits speichert und sie zu einer Kontroll bit-Schaltvorrichtung (60, 90) gibt, die ein wahlweises An schalten von mindestens entweder der in der Schreibkontroll bit-Speichervorrichtung (50) gespeicherten Schreibkontroll bits oder der von der Kontrollbit-Speicherzellenmatrix (32) erzeugten Schreibkontrollbits an die syndromerzeugende Vor richtung (5) bewerkstelligt.

2. Halbleiter-Speicherelement gemäß Anspruch 1, dadurch gekennzeichnet, daß

- die Kontrollbit-Schaltvorrichtung (60) eine Vorrichtung (607 bis 617) enthält, die wahlweise zwei der drei Klassen von Kon trollbits, nämlich
- die von der schreibkontrollbiterzeugenden Vorrichtung (2) erzeugten Schreibkontrollbits,
  die von der Kontrollbit-Speicherzellenmatrix (32) erzeug ten Schreibkontrollbits, und
  die von der lesekontrollbiterzeugenden Vorrichtung (4) er zeugten Lesekontrollbits
ausgibt.

3. Halbleiter-Speicherelement gemäß Anspruch 1, gekennzeichnet durch

- eine Eingangs-Schaltvorrichtung (80), die ein wahlweises An schalten entweder der von der Datenbit-Speicherzellenmatrix (31) ausgegebenen Datenbits oder von virtuellen Datenbits an die lesekontrollbiterzeugende Vorrichtung (4) bewerkstelligt.