DE1222112B - Schaltungsanordnung zur Codeumsetzung - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES ÄT^nS PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

H03k

Deutsche Kl.: 21 al - 36/20

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

J 27064 VIII a/21 al
8. Dezember 1964
4. August 1966

Die Erfindung betrifft eine Schaltungsanordnung zum Umsetzen von Zeichen, die aus mehreren Bits gemäß einem vorgeschriebenen Code bestehen, in Zeichen, die ebenfalls aus mehreren Bits, aber gemäß einem anderen festgesetzten Code zusammengesetzt sind, bei der jeweils einer Zeichengruppe ein Steuerzeichen vorangeht und ein Eingangspufferspeicher mit je für eine Bitstelle des Zeichens vorgesehener bistabiler Speicherstufe angeordnet ist, insbesondere zur Ermittlung von Speicheradressen gespeicherter Tabellenwerte.

Codiervorrichtungen dieser Art sind mit der USA.-Patentschrift 3111 648 bekanntgeworden. Bei diesen Anordnungen wird die Umsetzung von einem Zeichen eines bestimmten Codes in ein Zeichen eines anderen Codes mit Hilfe von Hilfsregistern, Schieberegistern, Addierwerken und Vergleichseinrichtungen vorgenommen, wobei für eine Umsetzungsoperation mehrere Schritte erforderlich sind.

In dem Bestreben, datenverarbeitende Anlagen bezüglich ihrer Anwendung möglichst vielseitig zu gestalten, besteht allgemein das Problem der optimalen Ausnutzung von Schaltnetzen und deren Verknüpfungsgliedern sowie von Speichervorrichtungen u. dgl. Im besonderen gilt dies auch für Umsetzer.

Die Aufgabe der Erfindung besteht deshalb darin, einen Umsetzer bereitzustellen, der unter möglichst geringem Aufwand an Bauelementen und minimalem Bedarf an Speicherkapazität in sehr viel kürzerem Zeitablauf als mit bekannten Vorrichtungen die gewünschten Operationen durchzuführen vermag.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Ausgänge der bistabilen Speicherstufen des Eingangspufferspeichers je mit einem Eingang sowohl von UND-Verknüpfungsgliedern einer ersten Gruppe als auch von UND-Verknüpfungsgliedern einer zweiten Gruppe verbunden sind, daß der Eingangspufferspeicher eine weitere bistabile Speicherstufe zur Aufnahme des das Steuerzeichen kennzeichnenden Bits aufweist, deren Ausgang mit dem Steuereingang einer bistabilen Umsetzer-Steuereinrichtung verbunden ist, deren erster Ausgang über eine Verzögerungseinrichtung mit je einem weiteren Eingang der UND-Verknüpfungsglieder der zweiten Gruppe und deren zweiter Ausgang, der gegenüber dem ersten Ausgang komplementäre Signale abgibt, mit je einem weiteren Eingang der UND-Verknüpfungsglieder der ersten Gruppe verbunden ist, und daß die Ausgänge aller UND-Verknüpfungsglieder beider Gruppen jeweils mit einem Eingang einer Speicherstufe eines Registers verbunden sind, das in binärcodierte Dezimalstellen aufgeteilt ist.

Schaltungsanordnung zur Codeumsetzung

Anmelder:

International Business Machines Corporation,

Armonk, N. Y (V. St. A.)

Vertreter:

Dipl.-Ing. H.-E. Böhmer, Patentanwalt,
Böblingen, Sindelfinger Str. 49

Als Erfinder benannt:

Walter Sylvester Schaffer, Vestal, N. Y. (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 20. Dezember 1963
(332039)

Das Register ist dabei so aufgeteilt, daß vier Dezimalstellen vorgesehen sind, wobei die beiden höheren Dezimalstellen einem ersten als Koordinatenschalter wirkenden Matrixschalter zugeordnet sind und im wesentlichen durch das Steuerzeichen aufgesetzt werden, während die beiden niedrigeren Stellen des Registers mit einem zweiten als Koordinatenschalter dienenden Matrixschalter verbunden sind und durch die Datenzeichenbits aufgesetzt werden. Mit Hilfe der sich so ergebenden Adressenwerte wird dann ein dem dem Eingang zugeführten Datenzeichen entsprechender Tabellenwert aus einer mehrdimensionalen Speichervorrichtung ausgelesen. Da die Steuerzeichen vor den Datenzeichen eintreffen, werden zunächst die höheren Stellen des Registers aufgesetzt, wobei der so entstehende Adressenwert einer Koordinate die Art der durchzuführenden Umsetzung bestimmt, während dann die niedrigeren Stellen des Registers das Auslesen des Tabellenwertes der hierdurch festgelegten bzw. bestimmten Tabelle steuern,,

In zweckmäßiger Weise sind hierbei die Ausgänge von mit den Leseleitungen der Speichervorrichtung jeweils verbundenen Zwischenspeicherstufien über entsprechende Verbindungsleitungen jeweils mit den Eingangsleitungen des Eingangspufferspeichers ver-

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bunden, so daß, ausgehend von einem bestimmten Eingangszeichen, mehrere voneinander abhängige Tabellenwerte ausgegeben werden können. Damit die Tabellenwerte durch die Ausleseoperation nicht verlorengehen, sind¹ die Ausgänge der Zwischenspeicherstufen außerdem jeweils mit einem Eingang eines Inhibittreibers verbunden, wobei die Ausgänge der Inhibittreiber an entsprechende Schreibleitungen der Speichervorrichtung angeschlossen sind.

Die Erfindung soll nunmehr an Hand eines bevorzugten Ausführungsbeispieles mit Hilfe der nachstehend aufgeführten Zeichnungen näher erläutert werden. Es zeigt

Fig. 1, die aus den Teilzeichnungen Fig. la, Ib und 1 c besteht, das Prinzipschaltbild der Anordnung gemäß der Erfindung,

F i g. 2 die Zusammensetzung des Gesamtschaltbildes aus den Einzeldarstellungen.

In Fig. la ist eine Speichervorrichtung 10 zur Speicherung von aus mehreren Bits bestehenden Zeichen an eindeutig adressierbaien Speicherplätzen gezeigt. Jeder adressierbare Speicherplatz im Speicher 10 enthält so viele bistabile Anordnungen, wie es der maximalen Anzahl von Bitpositionen zur Darstellung eines Zeichens entspricht. Wenn z. B. die Forderung besteht, daß ein Zeichen zehn Bitpositioneh enthalten soll, dann sind demnach zehn bistabile Anordnungen für einen adressierbaren Speicherplatz erforderlich. Die Adressenwahl in der Speichervorrichtung 10 erfolgt von einem Adreßregister 11 (Fig. Ib, Ic) aus, und zwar mit Hilfe der Schaltmatrizen 12 und 13 (F i g. 1 a).

Am Eingang der Schaltungsanordnung liegt ein Pufferspeicher 15 (Fig. Ib), der in an sich bekannter Weise aus einer Speicherschaltung oder einer Verzögerungsleitung bestehen kann. Dieser Pufferspeicher enthält im vorliegenden Falle so viele bistabile Speichervorrichtungen, wie benötigt werden, um die Bits eines empfangenen und umzusetzenden

ίο Zeichens aufzunehmen. Die bistabile Speichervorrichtung 16 des Pufferspeichers 15 spricht auf ein Kontrollbit an, so daß in diesem Falle angezeigt wird, daß das in den Pufferspeicher 15 eingegebene Zeichen ein Steuerzeichen darstellt.

Bei Betrieb laufen die Datenzeichen gruppenweise in den Eingang 17 ein, wobei die Bits eines Zeichens parallel eingegeben werden. Zu Beginn jeder Gruppe von zusammengehörigen Datenzeichen wird ein Steuerzeichen im Pufferspeicher 15 empfangen, das

ao weiter unten beschriebene Schaltkreise derart steuert, daß das Steuerzeichen in die Stellen höherer Ord^· nung des Adreßregisters 11 (Tausender- und Hunderterstellen) übertragen wird. Die darauffolgenden Datenzeichen werden in Stellen niedrigerer Ordnung des Adreßregisters 11 (Zehner und Einer) eingegeben.

Bevor nun mit der Beschreibung fortgefahren wixd, werden zunächst Tabellen, aus denen die Art der Umsetzung hervorgeht, gebracht, die zu einem besseren Verständnis der Erfindung beitragen sollen.

Tabelle 1

	Datenzeichen	f	5\	1	IC	Adresse des umgesetzten	Hunderter	Zeichens	1	Einer	2	1	Dezimal	0	Zeichendarstellung	0 12 3 4
yj aieDzeioncii	im	I		1	O	Steuerzeichen	4 2 1			4	1		äquivalent	1	am Speicherplatz	ι ·
ιIi JL* CiJJJULcIJ. Schreibweise		3	2	1		Tausender	- 1 -	Datenzeichen		1	1	1		1	im Biquinärcode	_ 1
	6		1		1	8 4 2 1	- 1 -	Zehner	-_			1	2206	1	5	1
0		_			1	-- 1-	- 1 -	4 2	1	1	_	1	2203	1		1 _
1	_	_	1	1	1	1 _	— 1 —		1		1		2205	1		1
2		1			■	- - 1 -	- 1 -		1	—■			2211			1
3		1				ι _	- 1 -	„		1		1	2212			_ 1
4		1	1		1	- - 1 -	- 1 -			_	1		2214			1
5						- - 1 -	- 1 -						2221		1	1 _
6	1					_ _ 1 _	- 1 -		1	1	—	—	2222	—	1	1
7	1				—	- - 1 -	- 1 -	- 1		—		2224	1
8	1	1		ι _	- 1		2230	1
9	1		- - 1 -	- 1		1
	- 1

Tabelle 2

Zeichendarstel lung in Dezimal schreibweise	Zeichendarstellung in Biquinärschreibweise	5 0	Adr< Steuer Tausender	ssse des umg zeichen Hunderter	esetzten Zeic Daten; Zehner	,hens seichen Einer	Dezimal äquivalent	Zeichen am Speicherplatz Binärschreibweise
	4 3 2 10	- 1	8 4 2 1	4 2 1	4 2 1	4 2 1		8 4 2 1
0	\	- 1	H--	1 - -		1-1	12405
1	1 _	- 1	11--	1 - -	- - 1	ι	12411	1
2	^	- 1	H--	1 - -	- 1 -	- - 1	12421	- - 1 -
3	_ 1	- 1	11--	1 - -	1 - -	- - 1	12441	- - 1 1
4	1	1 -	11--	1-1		- - 1	12501	- 1 --
5	1	1 -	1 1 - -	1 - -		11-	12406	- 1 - 1
6	1 _	1 -	1 1 - -	ι	- - 1	- 1 -	12412	-11-
7	1	\ _	11--	1 - -	- 1 -	- 1 -	12422	- 1 1 1
8	_1	1 -	11--	1 - -	1 - -	- 1 -	12442	\
9	\	11--	1-1	_ _ _	- 1 -	12502	1 - - 1

Aus Tabelle 1 geht hervor, daß Daten aus einem ode in solche eines Binärcodes umgesetzt werden, während aus Tabelle 2 hervorgeht, daß Daten in Biquinärschreibweise in solche einer Binärschreibweise umgesetzt werden.

Aus den Tabellen sind zu entnehmen:

1. Die umzusetzenden Daten in Dezimalschreibweise.

2. Die ursprüngliche Bitdarstellung der Datenzeichen, worin »1« ein Bit anzeigt und ein»—« kein Bit anzeigt.

3. Die Speicheradresse des umgesetzten Datenzeichens in der Bitdarstellung, die beim Adreßregister angewendet wird und sich aus der ursprünglichen Bitfolge ergibt.

4. Das Dezimaläquivalent dieser Adresse.

5. Das ursprüngliche Datenzeichen in einer umgesetzten Bitfolge.

Mit den obenstehenden Tabellen ist gezeigt worden, daß die umgesetzten Datenzeichen den ursprünglichen Datenzeichen entsprechen; dies ist aber nicht unbedingt erforderlich, denn wenn eine Umsetzung verlangt wird, bei der z. B. ein im L)-Code dargestelltes Datenzeichen α in ein Datenzeichen s binärer Schreibweise umgesetzt werden soll, dann ist dies auch ohne weiteres möglich.

Die Adresse des umgesetzten Zeichens wird aus dem Eingangsdatenzeichen erhalten, indem die das Eingangsdatenzeichen bildenden Bits als die die Adressenstellen bildenden Bits abgefühlt werden. In diesem speziellen Ausführungsbeispiel der Erfindung wird für das Adressenregister eine binärcodierte Dezimalschreibweise verwendet. Wie aus der Darstellung des Adreßregisters 11 hervorgeht, enthält jede Stelle z. B. die Einerstelle 80 (Fig. Ib), vier binäre Bitstellen, nämlich 1, 2, 4, 8. Um Fehler zu vermeiden, wenn ein Bit in jede Bitposition eingeschrieben würde, werden mit Ausnahme der Tausenderstellen jeweils nur die Bitpositionen 1, 2 und 4 benutzt. Die Tausenderstelle stellt für dieses Ausführungsbeispiel die höchste Stelle dar. In dieser höchsten Stelle zeigt das Vorhandensein von vier Bits die Zahl 15 an, die zwar der höchsten Stelle einer gültigen Zahl entsprechen kann, aber eine Fehlerbedingung für die niedrigeren Stellen darstellt.

Im folgenden wird an Hand eines aus den Tabellen herausgenommenen Beispiels eine nähere Erläuterung gebracht.

Adreßregister

Einer 1
2
4

Zehner 1
2
4

Hunderter 1
2
4

Pufferspeicher
Biquinärcode 7 Stellen

ßO -51

QS 1 52

50 - 53

51 1 54

52 - 55

53 - 56

54 - 57

Hieraus ergibt sich, daß die Biquinärdarstellung der Ziffer 6 im Pufferspeicher 15 (Fig. Ib) durch ein Bit in den Speieherstellen 52 und 54 dargestellt wird. Den bistabilen Speicherstellen 52 und 54 des Pufferspeichers entspricht demnach eine Adresse, die sich aus den Einer- und Zehnerstellen zusammensetzt, nämlich in diesem Falle 12.

Der Teil der Adresse mit der höheren Stellenzahl ist bereits vor Eingang eines Datenzeichens in die ίο Tausender- und Hunderterstellen gemäß folgendem Schema eingegeben worden:

Adreßregister	Pufferspeicher bei Steuerzeichen
15 Hunderter 1	1 a
2	- 51 1 52 - 53
4 ....	- 54
2o Tausender 1	1 55 1 B6
2
4 ....
8

In diesem Falle wird beim Vorhandensein eines «-Bits das Steuerzeichen in die Hunderter- und Tausenderstelle eingegeben, so daß also die Ziffern der höheren Stellen 12,4 lauten. Die gesamte Adresse aus dem oben angeführten Beispiel ist demnach 12412, die dem Speicherplatz entspricht, auf welchen das Datenzeichen für die gewünschte Umsetzung eingegeben wird.

Die zur Verfügung stehende Anzahl der Adressenstellen begrenzt notwendigerweise die Anzahl der Umsetzungen, die für ein Eingangszeichen durchgeführt werden können. Wie aus den gezeigten Beispielen hervorgeht, stehen dreizehn Stellen im Adreßregister zur Verfügung, auf die Bits von Eingangsdatenzeichen übertragen werden können. Im verwendeten Beispiel ist die maximale Anzahl der Datenbits pro Zeichen sieben, während die Auswahl einer Umsetzertabelle auf die anderen sechs Bits beschränkt sein würde. Für eine geringere Anzahl von auszuwählenden Tabellen könnten dann offensichtlich noch mehr Zeichenbits verwendet werden, und umgekehrt.

Im Betrieb erscheint ein Datenzeichen auf einer Anzahl von Eingangsleitungen 17 (Fig. Ib), die die jeweils zugeordneten bistabilen Speicherstellen 16 und 19 bis 25 des Pufferspeichers in den Einzustand schalten, wenn ein Signal auf der zugeordneten Leitung lauftritt. Eine bistabile Speicherstelle kann dabei z. B. aus einem bistabilen Multivibrator bestehen. Die Rückstelleitung 27 ist vorgesehen, um alle bistabilen Vorrichtungen in den Auszustand zu schalten.

Die Ausgangssignale der bistabilen Anordnungen erscheinen auf den jeweils zugeordneten Ausgangsleitungen 30 bis 37, wenn irgendeine der bistabilen Anordnungen im Einzustand ist. Die Ausgangsleitungen der bistabilen Anordnungen 19 bis 25 sind mit je einem Eingang eines ODER-Verknüpfungsgliedes 61 verbunden, auf dessen Ausgangsleitung 62 ein Ausgangssignal erscheint, wenn irgendeine der bistabilen Anordnungen im Einzustand ist.

Die Ausgangsleitung 62 führt zu einer Startsteuervorrichtung 65 (Fig. Ic), die ebenfalls ein bistabiler Multivibrator sein kann, der bei einem Ausgangs-

signal des ODER-Verknüpfungsgliedes 61 in den Einzustand geschaltet wird. Eine Ausgangsleitung 66 der Startsteuervorridhtung 65 ist mit einem Eingang des UND-Verknüpfungsgliedes 67 verbunden. Ein im Betrieb fortwährend wirksamer Oszillator 68 liefert Signale an den anderen Eingang des UND-Veiknüpfungsgliedes 67, so daß, wenn ein Signal auf der Leitung 66 auftritt, ein Signal dem Zähler 69 zugeführt wird. Der Zähler 69 ist von üblicher Bauart und enthält mehrere bistabile Stufen, z. B. zehn. Eine Ausgangsleitung 71 ist z. B. mit der Stufe 5 dieses Zählers 69 verbunden, und eine weitere Ausgangsleitung 27 liegt an dessen Stufe 10. Die Ausgangsleitung 27 von der Stufe 10 ist mit einem weiteren Eingang der Startsteuervorrichtung 65 verbunden, um diese beim Auftreten eines Signals auf der Leitung 27 in den Auszustand zu schalten, so daß dann kein Signal mehr auf der Leitung 66 auftritt und das UND-Verknüpfungsgilied 67 gesperrt wird. Die Ausgangsleitung 27 dient, wie vorher erwähnt, dazu, alle bistabilen Vorrichtungen 16 und 19 bis 25 des Pufferspeichers 15 (Fig. Ib) zurückzustellen. Die Ausgangsleitung 71' des Zählers 69 wird benutzt, um Vorbereitungsimpulse für die UND-Verknüpfungsglieder der Gruppen 41 und 51 (Fig. Ib) bereitzustellen, so daß die Datenbits vom Pufferspeicher 15 über die entsprechenden UND-Verknüpfungsglieder weitergeleitet werden können. Weiterhin ist eine Rückstelleitung 70 vorgesehen, die von einer Stufe des Zählers 69 ausgeht, welche vor der Stufe mit dem Ausgang 71 liegt. In diesem Beispiel ist die Rückstelleitung 70 mit der Stufe 2 verbunden. Über diese Rückstelleitung 70 werden Rückstellimpulse geleitet, die bestimmte Teile des Adreßregisters 11 zurückstellen. Es sei bemerkt, daß die Anzahl der Stufen oder die speziellen Verbindungen nicht kritisch sind und daß die hier angegebenen Zahlen nur als Beispiel dienen sollen.

Die SchaltungsanoTdnungen 65 bis 69 stellen zusammengenommen einen Zeitgeber 63 dar, der dazu dient, das Vorhandensein eines Zeichens im Pufferspeicher festzustellen. Die ein Zeichen darstellenden Bits auf den Eingangsleitungen 17 brauchen nicht notwendigerweise gleichzeitig aufzutreten. Es ergibt sich daraus die Notwendigkeit, die Zeichenausgabe aus dem Pufferspeicher 15 so zu steuern, daß ein ausreichender Zeitabstand vom Eintreffen des ersten Bits eines Zeichens in den Pufferspeicher 15 vorgesehen wird, um zu gewährleisten, daß alle Bits eines Zeichens vor einer weiteren Verarbeitung auch vorhanden sind. Das Signal auf der Verbindungsleitung 27 dient zur Rückstellung des Pufferspeichers 15, um diesen für das nächste auf den Eingangsleitungen 17 eintreffende Zeichen vorzubereiten.

Das Vorhandensein eines Steuerzeichens im Pufferspeicher 15 wird durch das Auftreten eines Bits in der bistabilen Stelle 16 des Pufferspeichers 15 angezeigt. Das Ausgangssignal dieser bistabilen Stelle schaltet eine Umsetzungssteuervorrichtung 75 (Fig. Ic), die aus einem bistabilen Multivibrator bestehen kann, in den Einzustand, so daß ein Steuersignal auf der Ausgangsleitung 76 auftritt, wenn die Steuervorrichtung im Auszustand ist und ein anderes Steuersignal auf der ,Ausgangsleitung 77 auftritt, wenn die Steuervorrichtung im Einzustand geschaltet ist.

Die Ausgangsleitung 76 ist mit je einem Eingang eines jeden UND-Verknüpfungsgliedes der UND-Verknüpfungsgliedergruppe 41 verbunden, während die Ausgangsleitung 77 über eine Verzögerungsleitung 78 mit je einem Eingang der UND-Verknüpfungsgliedergruppe 51 verbunden ist. Zur Gruppe der UND-Verknüpfungsglieder 41 (Fig. Ib) sind die Ausgangsleitungen der Pufferspeicherstufen 15 wie folgt geführt. Die Ausgangsleitung 31 liegt an einem Eingang des UND-Verknüpfungsgliedes 42, die Ausgangsleitung 32 liegt an einem Eingang des

ίο UND-Verknüpfungsgliedes 43, die Ausgangsleitung 33 liegt an einem Eingang des UND-Verknüpfungsgliedes 44, die Ausgangsleitung 34 liegt an einem Eingang des UND-Verknüpfungsgliedes 45, die Ausgangsleitung 35 liegt an einem Eingang des UND-Verknüpfungsgliedes 46, die Ausgangsleitung 36 liegt an einem Eingang des UND-Verknüpfungsgliedes 47, und die Ausgangsleitung 37 liegt an einem Eingang des UND-Verknüpfungsgliedes 48. Die Eingänge der UND-Verknüpfungsgliedergruppe 51 sind mit entsprechenden Ausgängen der Pufferspeicherstufen 15 wie folgt verbunden: Die Ausgangsleitung 31 liegt an einem Eingang des UND-Verknüpfungsgliedes 52, die Ausgangsleitung 32 liegt an einem Eingang des UND-Verknüpfungsgliedes 53, die Ausgangsleitung 33 liegt an einem Eingang des UND-Verknüpfungsgliedes 54, die Ausgangsleitung 34 liegt an einem Eingang des UND-Verknüpfungsgliedes 55, die Ausgangsleitung 35 liegt an einem Eingang des UND-Verknüpfungsgliedes 56, und die Ausgangsleitung 36 liegt an einem Eingang des UND-Verknüpfungsgliedes 57. Jeweils ein dritter Eingang dieser UND-Verknüpfungsglieder jeder Gruppe 41 und 51 ist mit der Zeitgebersignalleitung 71 verbunden. Zusammenfassend kann also gesagt werden, daß der Ausgang des Pufferspeichers 15 entweder über die UND-Verknüpfungsgliedergruppe 41 oder die UND-Verknüpfungsgliedergruppe 51 geleitet wird, je nachdem wie die Umsetzersteuervorrichtung 75 eingestellt ist bzw. die zeitliche Steuerung durch den Taktgeber 63 erfolgt.

Die Ausgänge der UND-Verknüpfungsglieder der Gruppe 41 sind mit den Einerstellenstufen 80, mit den Zehnerstellenstufen 82 und außerdem mit der Einsstufe der Hunderterstellenstufen 90 des Adreßregisters 11 verbunden. In jeder Stelle des Adreßregisters sind bistabile Vorrichtungen, wie z. B. 83, 84 enthalten, die im Einschaltzustand einen Ausgang liefern, der für die betreffende Dezimalstelle bezeichnend ist. Die in der Zeichnung gezeigten Verbindungsleitungen sind so gelegt, daß die im Pufferspeicher 15 gespeicherten Datenbits über die UND-Verknüpfungsglieder der UND-Verknüpfungsgliedergruppe 41 zu den bistabilen Vorrichtungen der Einerstellen, Zehnerstellen und Hunderterstellen wie folgt geleitet werden: Die Pufferregisterstufe Bl ist mit der Einerstellenstufe 83, die Pufferspeicherstufe BI ist mit der Einerstellenstufe 84, die Pufferspeicherstufe B 3 ist mit der Einerstellenstufe 85, die Pufferspeicherstufe B 4 ist mit der Zehnerstellenstufe 86, die Pufferspeicherstufe B 5, ist mit der Zehnerstellenstufe 87, die Pufferspeicherstufe B 6 ist mit der Zehnerstellenstufe 88 und die Pufferspeicherstufe 2Ϊ 7 ist mit der Hunderterstellenstufe 93 verbunden, wenn die Umsetzersteuervorrichtung. ein Signal auf ihrer Ausgangsleitung 76 bereitstellt..

Wenn die Umsetztersteuer stuf e 75 hingegen ein Ausgangssignal auf ihrer Ausgangsleitung 77 den UND-Verknüpfungsgliedern der UND-Verknüpfungsglie-

dergruppe 51 über die Verzögerungseinrichtung 78 zuführt, dann werden die entsprechenden Ausgänge des Pufferspeichers 15 wie folgt weitergeschaltet: Von der Pufferspeicherstufe Bi zur Hunderterstelle 94, von der Pufferspeicherstufe B 2 zur Hunderterstelle 95, von der Pufferspeicherstufe B 3 zur Tausenderstelle 96, von der Pufferspeicherstufe B 4 zur Tausenderstelle 97, von der Pufferspeicherstufe BS zur Tausenderstelle 98 und von der Pufferspeicherstufe B 6 zur Tausenderstelle 99. Die Verzögerungseinrichtung 78 kann eine Verzögerungsleitung oder ein monostabiler Multivibrator sein. Der Zweck der Verzögerungsleitung 78 ist der, daß die höheren Stellen des Adreßregisters rechtzeitig vor Einbringen neuer Bits zurückgestellt werden.

Das Adreßregister 11 stellt dann über seine AuS'-gänge eine codierte Angabe über den Adressenplatz in Speicher 10 (Fig. la) bereit, der dann ausgelesen ; werden soll. Das Adreßregister ist mit den Schaltmatrizen 12 und .13 (Fig. la) verbunden, die eine ao Koordinatenauswahl des betreffenden Speicherplatzes herbeiführen.

Die aus der Speichervorrichtung 10 ausgelesenen Daten werden in einem Pufferspeicher 102 gespeichert, der aus mehreren bistabilen Stufen besteht, deren Anzahl der Zeichenbitanzahl pro Speicherplatz entspricht. Die Ausgänge des Pufferspeichers. 102 werden durch die Klemmen 103 dargestellt. Über je eine Leitung 105 werden die in den Speicherstufen des Pufferspeichers 102 gespeicherten Daten der Speichervorrichtung 10 erneut zugeführt, und zwar unter Zwischenschaltung von Inhibittreibern 107, so daß jeweils das gleiche umgesetzte Zeichen weiterhin an dem jeweils zugeordneten und ausgewählten Speicherplatz zur Verfügung steht.

Es versteht sich, daß die umgesetzten Daten aus der Speichervorrichtung 10 auch in den Pufferspeicher 15 zurückgeführt werden können, um einem weiteren Umsetzungsvorgang unterworfen zu werden. Dies wird durch die abgebrochenen Leitungen 108 angedeutet.

Claims (6)

Patentansprüche:

1. Schaltungsanordnung zum Umsetzen von Zeichen, die aus mehreren Bits gemäß einem vorgeschriebenen Code bestehen, in Zeichen, die ebenfalls aus mehreren Bits, aber gemäß einem anderen festgesetzten Code zusammengesetzt sind, bei der jeweils einer Zeichengruppe ein Steuerzeichen vorangeht und ein Eingangspufferspeicher mit für je eine Bitstelle der Zeichen vorgesehener bistabiler Speicherstufe angeordnet ist, insbesondere zur Ermittlung von Speicheradressen gespeicherter Tabellenwerte, dadurch gekennzeichnet, daß die Ausgänge der bistabilen Speicherstufen (19 bis 25) des Eingangspufferspeichers (15) je mit einem Eingang sowohl von UND-Verknüpfungsgliedern einer ersten Gruppe (41) als auch von UND-Verknüpfungsgliedern einer zweiten Gruppe (51) verbunden sind, daß der Eingangspufferspeicher (15) eine weitere bistabile Speicherstufe (16) zur Aufnahme des das Steuerzeichen kennzeichnenden Bits aufweist, deren Ausgang (30) mit dem Steuereingang einer bistabilen Umsetzersteuereinrichtung (75) verbunden ist, deren erster Ausgang (77) über eine Verzögerungseinrichtung (78) mit je einem weiteren Eingang der UND-Verknüpfungsglieder der zweiten Gruppe (51) und deren zweiter Ausgang (76), der gegenüber dem ersten Ausgang komplementäre Signale abgibt, mit je einem weiteren Eingang der UND-Verknüpfungsglieder der ersten Gruppe (41) verbunden ist, und daß die Ausgänge aller UND-Verknüpfungsglieder beider Gruppen (41, 51) jeweils mit einem Eingang einer Speicherstufe eines Registers (11) verbunden sind, das in binärcodierte Dezimalstellen (80, 82, 90, 92) aufgeteilt ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Einleitung eines Umsetzungsvorgangs alle Ausgänge der Zeichenbitstufen (19 bis 25) des Eingangspufferspeichers (15) über ein ODER-Verknüpfungsglied (61) mit dem Steuereingang einer bistabilen Startschaltungsanordnung (65) verbunden sind, deren Ausgang am Eingang eines Zählers (69) liegt, dessen erster Ausgang (71) an je einem dritten Eingang aller UND-Verknüpfungsglieder der ersten (41) und der zweiten Gruppe (51) angeschlossen ist und dessen zweiter, mit seiner letzten Stufe verbundener Ausgang (27) mit den Rückstelleingängen sowohl der bistabilen Startschaltungsanord^ nung (65) als auch der bistabilen Eingangspufferstufen (16, 19 bis 25) verbunden ist.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die erste Gruppe (41) von UND-Verknüpfungsgüedern je bestimmten ersten Dezimalstellenstufen (83 bis 88 und 93) und die zweite Gruppe (51) von UND-Verknüpf ungsgliedem je bestimmten zweiten Dezimalstellenstufen (94 bis 99) des Registers (11) zugeordnet ist, daß der Ausgang (30) der bistabilen Steuerbitstufe (16) des Eingangspufferspeichers (15) zusätzlich an die Rückstelleitung derjenigen bistabilen Stufen (94 bis 99) des Registers (11) angeschlossen ist, die der zweiten Gruppe (51) von UND-Verknüpfungsgliedem zugeordnet sind, und daß ein dritter Ausgang des Zählers (69), der vor dem ersten Zählerausgang (71) liegt, mit der Rückstelleitung (70) derjenigen bistabilen Stufen (83 bis 88 und 93) des Registers (11) verbunden ist, die der ersten Gruppe (41) von UND-Verknüpfungsgliedern zugeordnet sind.

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß der Eingangspufferspeicher (15) außer der Steuerbitstufe (16) aus sieben bistabilen Stufen (19 bis 25) besteht, deren mit je einem Eingang der ersten Gruppe (41) von UND-Verknüpfungsgliedem verbundene Ausgänge bis auf einen (37) je auch an einem Eingang der zweiten Gruppe (51) von UND-Verknüpfungsgliedern angeschlossen sind, daß drei Ausgänge der ersten Gruppe (41) mit den Eingängen der die Ziffern 1, 2 und 4 der Einerstelle darstellenden Stufen (83 bis 85), drei weitere Ausgänge der ersten Gruppe (41) mit den Eingängen der die Ziffern 1, 2 und 4 der Zehnerstelle darstellenden Stufen (86 bis 88) und ein letzter Ausgang der ersten Gruppe (41) mit der die Ziffer 1 darstellenden Stufe (93) der Hunderterstelle verbunden sind, während zwei Ausgänge der zweiten Gruppe (51) mit den die Ziffern 2 und 4 darstellenden Stufen (94, 95) der Hunderterstelle und vier weitere Ausgänge der zweiten

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Gruppe (51) mit den die Ziffern 1, 2, 4, 8 darstellenden Stufen (96 bis 99) des Registers (11) verbunden sind.

5. Schaltungsanordnung mindestens nach Anspruch 4, dadurch gekennzeichnet, daß einerseits die Ausgänge der Einer- und Zehnerstelle (80, 82) des als Adreßregister dienenden Registers (11) und andererseits die Ausgänge der Hunderter- und Tausenderstelle (90, 92) über je einen Matrixschalter (12, 13) an die Adressenkoordinaten-Auswahlleitungen einer mehrdimensionalen Speichervorrichtung (10) angeschlossen sind.

.

6. Schaltungsanordnung mindestens nach den Ansprüchen 4 und 5, dadurch gekennzeichnet,

daß die Ausgänge von mit den Leseleitungen der Speichervorrichtung (10) jeweils verbundenen Zwischenspeicherstufen (102) über Leitungen (108) jeweils an die Eingangsleitungen (17) des Eingangspufferspeichers (15) anschaltbar und je einem Eingang je eines Inhibittreibers (107) zugeordnet sind und daß die Ausgänge der Inhibittreiber mit entsprechenden Schreibleitungen der Speichervorrichtung (10) verbunden sind, derart, daß in an sich bekannter Weise nach dem Auslesen das ausgelesene Zeichen wieder in den alten Speicherplatz eingeschrieben wird.

In Betracht gezogene Druckschriften:
USA.-Patentschrift Nr. 3 111 648.

Hierzu 1 Blatt Zeichnungen

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