DE2034841A1 - Digital Rechenanlage - Google Patents
Digital RechenanlageInfo
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Description
Dipr. Ing. H. Hauck
Dipl. Phys. W. Schmitz
β Hünchen 15, Mozmrfstr.23
TtI. 5360566
Detrex Chemical Industries, Inc.
14331 Woodrow Wilson Detroit, Michigan/USA
8. Juli 197o Anwaltsakte M-125 3
Digital-Rechenanlage
Die Erfindung betrifft eine verbesserte Digital-Rechenanlage und
verbessertes Verfahren, insbesondere eine Anlage mit einer vev~
besserten Rechenmatrix und verbesserten Steuermitteln zur wirksamen Durchführung von Radizierungen, Divisionen, Multiplikationen usw.
verbessertes Verfahren, insbesondere eine Anlage mit einer vev~
besserten Rechenmatrix und verbesserten Steuermitteln zur wirksamen Durchführung von Radizierungen, Divisionen, Multiplikationen usw.
Beim bisherigen Stand der Technik erfordert eine Matrix für Multiplikationen eine schräge oder diagonale Anordnung von rechts oben
bis links unten zur Darstellung oder Speicherung von Teilprodukten. Andererseits erfordert eine Divisionsmatrix eine Anordnungs ..; die sich von oben links nach unten rechts.erstreckts um die
Differenzen zu speichern, die Teilquotienten darstellen» Dement- j sprechend wurde zur Speicherung der beiden diagonal vez^lauf enden I Anordnungen insgesamt ein rechteckiges Feld benötigt» Selbst- j verständlich besitzt eine derartige Anordnung oder1 ein solches ■
bis links unten zur Darstellung oder Speicherung von Teilprodukten. Andererseits erfordert eine Divisionsmatrix eine Anordnungs ..; die sich von oben links nach unten rechts.erstreckts um die
Differenzen zu speichern, die Teilquotienten darstellen» Dement- j sprechend wurde zur Speicherung der beiden diagonal vez^lauf enden I Anordnungen insgesamt ein rechteckiges Feld benötigt» Selbst- j verständlich besitzt eine derartige Anordnung oder1 ein solches ■
i Feld nur einen sehr geringen Wirkungsgrad, da viele Matrixelemente!
währead eines bestimmten Rechenvorgangs unbenutzt blieben.'
mm - 0 <- ■
BAD ORIGINAL
Außerdem brauchten die bishex1 bekannten Rechenanlagen zur Bestimmung einer Änderung der Eingabezahl externe Abtaster für
die Zahlenänderung, und die Divisions- und Radizierwerke brauchten
ebenfalls spezielle externe Schaltungen zur Korrektur eines bei einer Zwischensubtraktion entstehenden Teilquotienten, was eine
negative Differenz oder einen unzulänglichen Übertrag ergab. Außerdem arbeiteten die bisher bekannten Radizierwerke in einer
oder der anderen Form mit einem Verfahren, nach welchem die aufeinanderfolgenden Restzahlen von einer Zahl abgezogen wurden,
deren Quadratwurzel zu ermitteln war»
Somit besteht die Aufgabe der Erfindung darin, eine verbesserte
Digital-Allzweckrechenanlage mit geringerem Schaltungsaufwand
zu schaffen. Außerdem soll mit der Erfindung eine digitale Rechen anlage geschaffen werdssij, dsren Einzelbauteile so angeordnet sind,
daß der optimale Wirkungsgrad im Hinblick auf die Ausnützung der
Teile9 der Zeit usw» erreicht wirdο Ein weiterer Zweck- der Erfindung
bestellt in einer Anlage 9 deren Matrix räumlich so angeordnet
ist3 daß sie sich ohne größere Umstellung zur Durchführung!
der verschiedensten mathematischen Operationen eignet-9 wie sie j
i von modernen Computern verlangt werden» In weiterer Ausgestaltung I
der Erfindung soll eine digitale Rechenanlage erstellt werden9
derer- einsige Matrix räumlich als Feld zur Durchführung von so- .
wohl Multiplikationen als auch Radizierungen oder Divisionen ;
angeordnet ist» Die erfindungsgemäße digitale Rechenanlage soll
auch eine Reschaltung und Betriebweise aufweisen, die leicht an
moderne elektronische Elemente angepaßt werden kann, wie z.B.
an raonolytlsche Schaltkreise in denen viele Schaltelemente von
109884/1881 .'. " 3 - ·
BAD ORIGINAL
Hand, halbautomatisch oder vollautomatisch ausgeformt, werden, wie
z.B. bei einem Siliziumplättchen. Erfindungsgemäß soll auch eine verbesserte Anlage geschaffen werden, deren Funktion und Arbeitsweise auch für Nicht-Fachleute klarer und verständlicher ists
die letzten Endes die Anlage benützen, reparieren und bedienen müssen. Die Erfindung bezweckt auch, eine verbesserte Digital-Rechenanlage
zu schaffen» deren Ergebnisse oder Teilergebnisse direkt und dauernd von.den Eingabezahlen abhängen* sei es der
Augend (erster Summand) und Summand, -öer Divisor und .Dividend usw.
ohne daß eine eigene Äbtastschaltung 'für sine Zahlenänderung not- =
wenig wäre j die kein Teil der eigentlichen Rechenschaltungen ist. j
Erfindungsgeimäfö soll auch eine verbesserte Digital-Rechenmatrix j
zur Ausziehung von Quadratwurzeln mit einem einfacheren Ver— ;
fahren geschaffen werden, als dies bei den bisher bekannten 'Rechenanlagen möglich ist. Erfindungsgemäß enthält die Anlage
eine neuartige-Vorrichtung zur Erzeugung eines verbesserten
Feldes zur Speicherung in einem Speicher oder in einer Rechen- |
matrix bzw« zur schrittweisen Verarbeitung in einem seriellen I oder blockseriellen Rechner. Außerdem bezweckt die Erfindung eine ;
verbesserte digitale Rechenmatrix für Divisionen und Radizierungenj
zu erstellen, mit Steuermitteln sowohl zum Sperren einer Zwis.chensubtraktion
mit unzulänglichem Übertrag oder negativem Rest als \ auch zur Öberspringung des Subtrahenden oder zur Wiederherstellung
des Minuenden, damit dieser für eine nachfolgende Zwischensubtrak»;
tion wieder zur Verfügung steht. Weiter soll erfindungsgemäß ;
eine Rechenmatrix geschaffen werden, bei welcher alle Mat:?ixelemente
in der Zeile einer einer falschen Zwischens-ubtraktionentsprechenden
Anordnung gesperrt· werden und damit die-Matrix-
BAD ORIGINAL
summe oder -differenz nicht beeinflussen können, und bei welcher auch die Matrixelemente der Diagonalspalte der Anordnung, welche
das Steuersignal der gesperrten Reihe enthält,, veranlaßt werden,
ein Nullbit abzugeben. Schließlich soll die erfindungsgemäße
digitale Rechenanlage Binärzahlensysteme in dezimale umsetzen können und umgekehrt.
Die Erfindung ist nachstehend näher erläutert« Alle in der Beschrexbung
enthaltenen Merkmale wnd Maßnahmen können von erfindungswesentlicher
Bedeutung sein ο In den--Zeichnungen ist ϊ -
Fign» la und ib Seneiaaseaaltbilder eines bevorzugten Ausführungs-■beispisls
eier5 Erfindung mit des? liarsttvix von f azdthmeti- sehen
Einheit: an ^ 3 ede "mit einer■Überbrückungss teuer ung,
und den verschiedenen Eingäbeklesasnen s - die zur Durchführung
des? Rechenoperationen wie Radizierung9 .Quadrierung«,
Division, Multiplikation9 Additions, Subtraktion und
Umsetzung zwischen Binär= and Desisnalsahlen erforderlich
sind;
Fig. 2a ein vergrößertes Scheiaasefoaltbild einer vollen"- arithmetischen
Einheit mit 'ihren "Eingangs= und Steueranschlüssen
Fig. 2b das Schemaschaltbild einer Halbeinheit mit Eingabe für einen normalen und einen Subtraktionsübertrags jedoch
keinen Eingang für Summanden-Subtrahenden;
Fig. 3a das Schemaschaltbild einer Kabelunterdrückungsschaltung
109884/1567
BAD ORIGINAL
zur Unterdrückung gleichzeitiger Signale auf allen Wegen eines Kabels und Fig. 3b ein Schemaschaltbild einer einzelnen
Unterdrückungsschaltung im Unterdrückungskabel;
Fig. 4 das Schemaschaltbild eines Teils der Matrix der Fign. la
und Ib mit der zur Radizierung erforderlichen Beschaltung;
Fig. 5 eine Übertragung oder Überlagerung der für den Befehl
"nur Quadratwurzel" erforderlichen arithmetischen Einheiten auf- der Hauptmatrix der Fign. la und Ib;
Fig. 6 das Schemaschaltbild einer Einrichtung zur Erzeugung
einer Quadrier-Radizierung-Anordnung von Teilsummen oder Teilsubtraktionen;
In Fig. 7a ist die Vorrichtung der Fig. 6 in einen blockseriellen Rechner eingebaut;
Fig. 7b ist ein Impuls- bzw. Zeitdiagramm für die Schaltung der
Fig. 7a;
Fig. 8 ein Schemaschaltbild zur Darstellung der für eine Quadrierung
erforderlichen" Matrixbesehaltung;
Fig. 9 ein Schemaschaltbild zur Darstellung der für eine Division
erforderlichen Matrixbeschaltung;
109884/158? . .· "-6 "
BAD ORIGINAL
Fig. Io ein Schemaschaltbild zur Darstellung der für eine Multiplikation
erforderlichen Matrixbesehaltung.
Zum besseren Verständnis der neuartigen Merkmale der Erfindung
sei eine kurze Besprechung der Zahlensysteme vorangestellt. Die ! verschiedenen Zahlensysteme werden ctarch ihre Basiszahl bestimmt ! und üblicherweise so angeschrieben«, daß die am weitesten rechts , stehende : Zahl als Multiplikator der- zur null'ten Pqtens erhobenen Basiszahl dient Cn = IK Die zweite Zahl von rechts ist ! ein Multiplikator der zur ersten Potenz Cn = n) erhobenen Grundzahl. Die dritte Zahl von rechts Ist der Multiplikator der zur
zweiten Potenz erhobenen Grundzahl usw» ;
sei eine kurze Besprechung der Zahlensysteme vorangestellt. Die ! verschiedenen Zahlensysteme werden ctarch ihre Basiszahl bestimmt ! und üblicherweise so angeschrieben«, daß die am weitesten rechts , stehende : Zahl als Multiplikator der- zur null'ten Pqtens erhobenen Basiszahl dient Cn = IK Die zweite Zahl von rechts ist ! ein Multiplikator der zur ersten Potenz Cn = n) erhobenen Grundzahl. Die dritte Zahl von rechts Ist der Multiplikator der zur
zweiten Potenz erhobenen Grundzahl usw» ;
Nach allgemeinem Obereinkommen sind diese Produkte· additiv und
außerdem ist die räumlich® Anordnung dieser Zahlen so gestaltet,
daß die Spalte rechts außen die zua?: null'ten Potenz erhobene
Grundzahl, die zweite Spalte von rechts die zur ersten Potenz
erhobene Grundzahl, die dritte Spalte von rechts die zur zweiten
Potenz erhobene Grundzahl usw» darstellte
außerdem ist die räumlich® Anordnung dieser Zahlen so gestaltet,
daß die Spalte rechts außen die zua?: null'ten Potenz erhobene
Grundzahl, die zweite Spalte von rechts die zur ersten Potenz
erhobene Grundzahl, die dritte Spalte von rechts die zur zweiten
Potenz erhobene Grundzahl usw» darstellte
Somit ist die Zahl 133 (Basis lo) wie folgt aufgebaut;
Ιο2 χ 1 + io1 χ 3 + lo°
Ιο2 χ 1 + io1 χ 3 + lo°
3 - Cl)!
In gleicher Meise würde di© Zahl 133 in einem System mit der j
I Basis 2 wie. folgt aussehen?
22 χ 1 + 21
χ Ο + 2 χ Ο + 2 χ
χ O + 2° χ 1
und wird üblicherweis© geschrieben
IGOGOlGl
© 4 / I ö te i
0 +
(2)
BAD ORIGINAL
Ist einmal diese räumliche Beziehung hergestellt, so kann man
jede beliebige Zahl darstellen:
a be (U)
und wenn diese Zahl an eine Basis, ns gebunden wird so ergibt
sich:
(5)
an2 + bn1 + cn°
Um zu zeigen, daß der Ausdruck "a" der vorhergehenden Zahl in Wir
2 ■
lichkeit "a χ Basis η " bedeutet, schreibt man ihn gewöhnlich,
wenn er alleine steht, als "a" mit zwei Nullen an, d.h.
aOO (6)
das heißt j
an2 + On1 + On°
(7) j
Daraus folgt, daß eine sechsstellige Zahl geschrieben werden kann wie:
a+b+c+d+e+f (.8) j
Definitionsgemäß ist die Quadratzahl eine mit sich selbst multi- j
plizierte Zahl und wird bezeichnet:
(a+b+c+d+e+f)2 (9)
Diese Operation kann in der üblichen Weise durchgeführt werden:
a + b + c + d + e + f
a + b + G + d + e + f - (lo)
a + b + G + d + e + f - (lo)
aa + ab + ac + ad + ae +- af ■ ■
bb bc bd be bf
bc
+ ad bd
+ ad bd
+ ae be
" + af ' bf
+ ab
■· ■ +ac
109884/1567
BAD ORIGINAL
aa+2ab+2ac+2ad+2ae+2af+bb+2bc+2bd+2be+2bf+
cc cd ce cf
cd dd de df
ce de ee ef
cf df ef f f
cc+2cd+2ce+2cf+dd+2de*2df+ee+2ef-i· :ff
(loa)
Bedenkt man, daß der Ausdruck "a" eigentlich ein "a" mit fünf
Nullen ist, dann wird klar., daß der Ausdruck "aa" in Wirklichkeit
a mit zehn Nullen "ist» Ebenso ist der Ausdruck ua b91 in Wirklichkeit
"ab" mit neun Müllen, da die Faktoren dieses Produkts
aus., "a" mit fünf Nullen und "b" mit vier Nullen bestehen ο Setzt
man diesen Vorgang fo^t, so läßt sich eine Tabelle aufstellen,.
in welcher die charakteristischen Ausdrücke in Zeilen entsprechend
der Anzahl der nachfolgenden Nullen dargestellt sind;
Anzahl der Nullen
Stellenordnung -der Glieder
| Io | aa | ff - ■ ■■ | Ώ988ί/ΙIi7 |
| 9 | ab ■ | ||
| 8 | ac bb | ||
| 7 | ad be | ||
| 6 | ae bd cc | ||
| 5 | af be et! | ||
| * | bf ce ctd | ||
| 3 | - mm - " ■' | ||
| 2 | tu ■ | ||
| 1 | ■" - if | ||
| 0 | |||
(11)
BAD ORIGINAL
Die Additionsausdrücke des Beispiels CIo) können in einem schrägen
oder diagonalen Feld reihenweise entsprechend dem Ausdruck für
die letzte Stelle angeordnet werden und spaltenweise entsprechend der Anzahl der Nullen in jedem Ausdruck, um die folgende Anordnung
zu bilden, in welcher jede schräge oder diagonale Spalte alle Ausdrücke
der gleichen Größenordnung enthält, d.h. die erste Diagonal·-
spalte enthält alle Ausdrücke der höchsten Ordnung ("a"), die
nächste Diagonalspalte alle Ausdrücke der zweithöchsten Ordnung
("b") usw.:
"Anzahl der Nullen
Io 9 8 7 6 5 4 3 2 1 ο
aa
2ab bb
2ac 2bc cc (12)
2ad 2bd 2cd dd
2ae 2be 2ce 2de ee
2af 2bf 2cf 2df 2ef ff
Die Anordnung (12) ist ganz allgemein und stellt die Tabelle von
Teilprodukten dar, die zur Errechnung des Quadrats einer beliebigen
sechsstelligen Zahl unabhängig von der Bas'iszahl erforderlich ist. Jedoch die Verwendung von Zahlen mit der Grundzahl 2 gestattet
eine Vereinfachung der Anordnung. Beim Rechnen in einem System
mit der Grundzahl 2 ergibt die Multiplikation einer Zahl mit 2 ein Produkt mit der gleichen Zahl, deren einzelne Stellen um eine
Stelle nach links verschoben sind.
- Io -
BAD ORIGINAL
Beschränkt man die vorhergehende Anordnung auf die Grundzahl 2
und führt man die angegebenen Multiplikationen mit 2 durch, so wird die Anordnung (12) zu:
| aa | 0 | bb | 0 | cc | 0 | dd |
| ab | ac | bc | bd | cd | ce | de |
| ad | ae | be | ||||
(13)
0 ee
af bf cf. df ef 0 ff
ag bg cg dg eg f g 0 gg
ah bh ch dh eh fh gh 0 hh
Die Anordnung (13) hat sich auf acht Zeilen erweitert, und es ist
klar, daß sie noch weiter bis auf eine beliebige Größenordnung vergrößert werden kann. Das Quadrat einer beliebigen Zahl wird
durch Substituierung bestimmter Bits für die Ausdrücke der Anordnung
gefunden» und indem die Summen der vertikalen Spalten
gezogen werden. Die niedrigste oder letzte Zeile der Anordnung ist eine Funktion der Zahlen mit fielfachen von der Grundzahlpotenz der letzten Stelle oder 2°. Wenn außerdem jedes der Multiplikatorbits Null ist s dann sind natürlich die solchen Bits, entsprechenden Ausdrücke der Anordnung ebenfalls Null. Ein weiterer Vorteil des Binärsystems besteht darin, daß die einzigen
gezogen werden. Die niedrigste oder letzte Zeile der Anordnung ist eine Funktion der Zahlen mit fielfachen von der Grundzahlpotenz der letzten Stelle oder 2°. Wenn außerdem jedes der Multiplikatorbits Null ist s dann sind natürlich die solchen Bits, entsprechenden Ausdrücke der Anordnung ebenfalls Null. Ein weiterer Vorteil des Binärsystems besteht darin, daß die einzigen
liehen Multiplikatoren "0" oder "i" sein können» Wenn man nun
gesucht ist
annimmta daß das Quadrat von 21 CBasis lo)| wobei 21 gleich ist lolol (Basis 2)s dann kann die Anordnung (13) wie folgt neu angeschrieben werden:
annimmta daß das Quadrat von 21 CBasis lo)| wobei 21 gleich ist lolol (Basis 2)s dann kann die Anordnung (13) wie folgt neu angeschrieben werden:
- 11 -
iÄD
- li ο O O O
oooo 0 0 0 0 1
000 000
0 O 0* 1 0 0 1
0 0 000000
0 0 010 10 0 1
Summe: 0 0 0 0 0 0 11 0 1 11 0 0 1 -
wobei Ii = 1, g= 0, f = 1, e = 0, d si, und c, b und a = 0.
Umgekehrt erkennt man, daß bei einem Ausziehen der Quadratwurzel
aus einer Zahl die Anordnung von Teilprodukten der Reihenfolge
nach zeilenweise von dieser Zahl abgezogen werden muß, wobei man
mit der höchsten Größenordnung bzw. der ersten Zeile beginnt und mit der niedrigsten Größenordnung bzw* der letzten Zeile aufhört.
Wenn eine der Zeilensubtraktionen einen negativen Rest oder Unterschied ergibt, dann müssen alle Glieder in dieser Reihe Null sein,
und alle anderen Glieder in der Anordnung, die das Steuerglied
für diese Reihe enthalten.müssen ebenfalls Null sein. Beispielsweise
werden in der nachstehenden Binäranordnung von Teilprodukten für eine Zahl, deren Quadrat lollollool (Basis 2) oder
729 (Basis Io) ist, die zusätzlichen Glieder der Anordnung angezeigt,
die Null sind, «eil in dieser speziellen Zähl wuil Stellen
erscheinen:
-11 s.
BAD ORIGINAL
τ- 12 -
Zeile Steuerglied
Quadrat-
'"!to Bei#pier-(15) wird die Zahl loüollooi ^ deren Quadratwurzel
gesucht iet» in ein Register eingegeben, von welchem die Zeilen
φ&ϊ» Matrix nacheinander subtrahiert werden. Es ist klars daß die
ersten drei Zwischensubtraktionen für die Zeilen i, 2 und 3
negative Reste oder Unterschiede ergeben! daher müssen die Glieder "λ'Ί "b" und 11C" der Wurzel = 0 sein* Dementsprechend muß
jedes Glied der Reihen 1, 2 und 3 null sein und ebenso auch ^ede»$lied der ersten, zweiten und dritten Magonalspalte
(von linke gezählt) da jedts Glied "a«1, "b" und "c" als Faktor
enthält. Die vierte Subtraktion ergibt einen positiven Rest und zeigt en, daß "d" 1 ist» Die Differenz für die vierte und ^
109884/1567
SAD
jede nachfolgende Zwischensubtraktion steht in Klammern, Die fünfte
Subtraktion ergibt ebenfalls einen positiven Rest und zeigt an, daß "e" 1 ist. Die sechste Subtraktion jedoch ergibt einen negativen
Rest; daher müssen "f" und alle Glieder der sechsten Zeile
gleich null sein. Außerdem müssen alle Glieder der sechsten Diagonalspalte
(von links gezählt) null sein, da jedes Glied ''f" als Faktor enthält. Die siebte und achte Subtraktion ergeben einen
positiven Rest und den Rest Null und zeigen an, daß sowohl Mg"
und "h" 1 sind.
Ersetzt man nun die Buchstaben a, b, c, d, e, f, g und h durch
Zahlen, so erhält man die Zahl ooolloll mit der Basis 2, was
gleich ist der Zahl 27 mit der Basis Io und die Quadratwurzel von 729 darstellt.
Die Fign. la und Ib sind Schemaschaltbilder der verbesserten
Rechenanlage mit den verschiedenen zur Durchführung der vorstehend
angegebenen Rechenoperationen erforderlichen Eingangsklemmen. Die Anlage enthält die Matrix Io mit einer Anzahl von
Addier-Subtrahierwerken 12, die jeweils mit einer Überbrückungssteuerung
ausgestattet sind. Das Addier-Subtrahierwerk bzw. die
arithmetische Einheit selbst ist kein Toil der Erfindung und
im US-Patent 3.H82.O85 vom 2. Dez. 1969 bekanntgemacht, wobei
dieses Patent ausdrücklich hier durch Bezugnahme eingeschlossen
ist.
Die Anlage mit der aus den arithmet is chert Einheiten 12 bestehenden
Matrix Io kann Additionen oder Subtraktionen vollführen
100084/1567
BAD ORIGINAL
öder übersprungen werden und weiter in optimaler Weise ohne Notwendigkeit
für periphere Rechenelemente nicht nur Quadrieren und Radizieren, sondern auch Addierens Subtrahierens Multiplizieren,
Dividieren und so weiter. Ein sehr wichtiges Merkmal der erfindungsgemäßen Anlage besteht darin, daß sie immer einen Ausgang
abgibt, der eine stete Funktion der Eingabezahlen- und
Steuersignale ist und daß jede Rechenzeitverzögerung nur durch
die physikalische Eigenzeitverzögertmg der verwendeten Bauteile
verursacht wird, da keine Regeneration oder Programmschleifen nötig sind.
Jede arithmetische Einheit 12 wird auch durch die Stellung
der Zeilen und Spalten gekennzeichnet9 z.B. AU. . für die Zeile is
Spalte j. Aufbau und Arbeitsweise der im bevorzugten Ausführungsr
beispiel der erfindungsgemäßen Anlage eingebauten speziellen
arithmetischen Einheit 12 sind im einzelnen im oben angezogenen US-Patent beschrieben» Um jedoch das Verständnis für die Erfindung
su erleichterns sei unter Bezugnahme auf die Schemaschaltung
der Fig» 2a ein kurzer Abriß der Arbeitsweise der Ein=
heit 12 gegeben»
Die eigentlichen Schaltungen der Einheit 12 brauchen hier nicht
näher beschrieben zu v?erdens da sie im US-Patent 3.482»o85 in I
ihren Einzelheiten bekannt gemacht wurden= Es genügt festzustellen ,j
daß die Einheit 12 eine einzigartige Recheneinheit unter Verwendung
gewöhnlicher Schaltungen für Additionen und Subtraktionen
XSt5 und daß sie eine neuartige Überbrückungs- oder K-Steuerung
enthält, wodurch der P-Ebgang (Augend oder Minuend) die Einheit
- 15 -
BAD
überbrücken kann oder am Ausgang C (Summe oder Differenz) regeneriert
werden kann, wodurch entweder der Eingang E (Summand und
Subtrahend) bzw, der Eingang F (Rückübertrag oder Entlehnung)
oder sowohl E als auch F übersprungen werden, jedoch gleichzeitig
der gleiche Ausgang G (Vorwärtsübertrag oder Vorwärtsentlehnung)
erzeugt wird, der entstanden wäre, wenn die Addition oder Subtraktion
durchgeführt und nicht übersprungen worden wären. Wenn außerdem ein geeignetes Steuersignal an den Eingang Ä (nicht addieren)
gelangt, so subtrahiert die Einheit das Eingangssignal E bzw»
das Eingangssignal F vom Eingangssignal P. Wird der Eingang 'S
(nicht subtrahieren) entsprechend beaufschlagt, so erhöht die
Einheit den Eingang P um den Betrag des Eingangs E bzw. des
die Eingangs F-. Wird jedoch, wie vorstehend erklärt,/Überbrückungs·»-
oder K-Steuerung betätigt, so wird keine Subtraktion oder Addition
ausgeführt, und das Eingangssignal P erscheint unverändert am Ausgang T, selbst wenn am Ausgang G das entsprechende Vorwärtsübertragssignal
erscheint. Der Eingang F ist der Rückwärtsübertrag
bzw. die Entlehnung von der vorhergehenden Stufe. In der Halbeinheit
19 fehlt der Summanden-Subtrahenden-Eingang E.
Quadratwurzel
Die Anlage zieht die Quadratwurzel einer Binärzahl in der folgen- .;
den Weise. Im allgemeinen gelangen die Bits der Zahl als Signale
(wie z.B. eine positive Spannung für eine "1" und eine NuIl-
oder negative Spannung für eine "0"/, von einer Quelle .&L& dem
Register Ho über das Kabel 13 zu den entsprechenden Eingängen P der ersten Zeile derΊ arithmetischen Einheiten 12, wobei das
109884/1567 - 16 -
Bit für die niedrigste Größenordnung an die am weitesten rechts
stehende Eingangsklemme angelegt wird. Gegeben sei eine 13-Bit- I
zahl, so daß das Bit für die niedrigste Größenordnung an die j
Klemme P^ ^^ gelangt. Die Recheneinheit AlJL1 wird nicht benutzt,
. da eine Null stets an erster Stelle des Registers ilo steht,
Somit gelangen die Bits der Zahl zu den Eingängen der ersten
Zeile P1,,, P1 ,, .,,P1 ....P, n. .
Xi-X^o
X 5 J JL,Il
Der nächste Schritt besteht darin, die aufeinanderfolgenden Zwischensubtraktionen
der Zeilen entsprechend der Anordnung von
Teilprodukten für Quadrate der Anordnung (13) zu vollziehen *
Diese. Anordnung bsw, dieses Schema-ist auf der Matrix Io durch
geeignete Zalilenseiehenj 1 oder 0"(1ώ gestrichelten Linien) -.
angezeigt j die la dea die R<seheneisÄeIt<sn 12 darstellenden Drei=
ecken gezogen si^cL Diese Zahlenseiehen stellen, die Binärsignale
dar* j die an die Siag&age E ä®r ent sprechenden j arithmetischen
Einheiten 12 aiigelegt wenden aiüssesu: Mä MnS,5?sigRsi<3 "1" gelangen ΐΐπ die vÜKije« ICl&EaEsn S vom Register IiI3 das in diesem
Falle auf :illo\. ί3·>ύ11-;.5ϊ "iig eathalten wib?am* Disse. Ml3! gelangen
j] j _ ι _ )iö iiu aa die Matrix io5 wQnm auf -
im . "1J £siov>amm§, i 13} ei« Iadisie2?0efelil
ι l s«L;as 51iw ~~on d®2? eisten Stelle des
Γί ■' . - Ί ■" , .1^ Λ.i £LL-J-ei'cssi:@llüisg befiad3»iciie Unter«=-
πι υ ! L .... j1 \j .i S^^lGc^eriSulfi^alcaioB ?aa "ä'M szi die KleiHHien E
de!1· e::;-;".i;^::\ ί^ΐ/^ΰ^^ΐίΐΐυΐΐ 12 in allQH Sülles δΐΐΐ ÄiüSBahme dsr
λ L - des UMD-Tos? 112 und das ODEl-Tor
AU.., O(
-BAD- ORiQSNAk
Die Unterdrückungsschaltung wird ebenfalls im einzelnen in dem
vorstehend angezogenen US-Patent beschrieben. Sie besitzt eine Eingangs-, eine Ausgangs- sowie eine Steuerklemme. Erscheint in
Abwesenheit eines Signals an der Steuerklemme eine "1" am Eingang so erscheint eine "1" am Ausgang. Ein Signal an der Steuerklemme
unterdrückt oder sperrt die "1" gegenüber dem Ausgang. Eine 11O"
am Eingang bewirkt eine "0" am Ausgang, unabhängig davon, ob
ein Signal am Steuereingang anliegt oder nicht.
Ebenso gelangt dur.ch die "1" der Stelle 2 des Registers 111 ein
Signal für eine "1" an den Eingang E0 \ der Recheneinheit AU0 .
über das UND-Tor 113 sowie über ein anderes Unterdrückungstor 21 im Arbeitszustand an die Klemme E der zweiten Recheneinheit
in einer jeden Zeile, ausgenommen der ersten beiden Zeilen.
Durch die "1" der Stelle 3 des Registers 111 gelangt eine "1"
über das UND-Tor 114 an den Eingang E von AU- R sowie über das
Unterdrückungstor 22 an den Eingang E der dritten Recheneinheit in einer jeden Zeile, ausgenommen der ersten drei Zeilen. In entsprechender
Weise werden die Bits im Register 111über die UND-Tore 112, 113, 144 usw. oder die entsprechenden Unterdrückungstore
2o, 21, 22, 23 usw. im Arbeitszustand geführt, so daß der Zustand der Anordnung (13) von Teilprodukten an die E-Eingänge
der Matrix Io gelangt.
Um die Funktion der Matrix für eine Radizierung auszulösens wird
ein Signal Ä an die entsprechenden Eingänge Ä~ aller! arithmetischen
Einheiten 12 und 19 angelegt, um die Matrix auf die Betrieb; art Subtraktion einzustellen. Außerdem ist die Klemme G^ ^ für
109884/1587
" 18 "
Vorwärtsüberträge der Recheneinheit AU1 1 der Zeile 1 sowie jeweils
die Klemme G der Einheiten für die höchsten Größenordnung in allen anderen Zeilen an die entsprechenden K-Signalgenepatoren
3o, 31, 32 usw. über die UND-Tore 4o, 41, 42 usw. angeschlossen.
Die Übertragssignale für die entsprechenden Zeilen sind mit G1,
G2, G3 usw. gekennzeichnet.
Zum Verständnis eines Radizierungsvorganges sei nun Zeile 1 betrachtet»
Das Signal für die Zahl, deren Quadratwurzel gezogen '
werden soll, wird an die Klemmen P1 0, P1 η, P1 ..... der ent-
J. , / XjO ■Ij'f
sprechenden Recheneinheiten 12 der Zeile 1 angelegt» Die Leitung ;
S2 ist erregt, damit die Signale für "1" gemäß der Anordnung (13)
an die Eingänge E gelangen können. Die nicht angesteuerten E-Eingänge
entsprechen binären "0". Wenn die Subtraktion der binären; "1" von dem an die Klemme P4 o in AU1 n angelegten Zahlenbit einen)
negativen Rest ergibts dann tritt das Vorwärtsübertragssignal
G1 an der Klemme G1 1 von AU1 Λ auf und gelangt über die Halb-
X X β) J. Jl 2 JL
einheit 19 sowie das UND-Tor ^o zur Ansteuerung an den K-Signalgenerator»
3o. Bei der Radizierung ist der andere Eingang des UND-Tors 4o das Radizierungs-Steuersignal» Die unzulänglichen
Überträge bzw» Entlehnungen werden hier an den G-Klemmen der
Halbeinheiten 19 links von den Volleiriheiten 12 abgetastet.
Für Operationen "nur Quadratwurzel" werden diese Halbeinheiten sowie die Recheneinheiten, die keine Kennzahl mit Bindestrich
führen, nicht gebraucht (siehe Fig. U).
Der Generator 3o erzeugt ein Überbrückungs- oder ^-Signal in
Abhängigkeit von dem Signal G^ für einen negativen Rest oder
einen unzulänglichen Übertrag, Wenn ein negativer Rest - 19 -
auftritt, so darf die Subtraktion nicht beachtet werden und der an die P-Klemmen dieser Zeile angelegte Minuend muß direkt
an den Ausgangsklemmen T der Zeile regeneriert werden. Dementsprechend gelangt ein Überbrückungssignal JL über das ODER-Tor
5o an die K-Klemme einer jedenRecheneinheit in der ersten Zeile.
Dadurch wird die Zwischensubtraktion ignoriert» und die "1" von AU., « gelangt an den Eingang P0 o von AU0 o der zweiten Zeile
und dient als Bits der Größenordnung im Minuenden für die nächste
Zwischensubtraktion. Die an den anderen P-Eingängen der ersten
Zeile anliegenden Zahlenbits gelangen ebenfalls durch Überbrückunjg
direkt an die Ausgänge T, und dienen als Eingangssignale T der
zweiten Zeile.
Da die erste Zwischensubtraktion einen negativen Rest ergab, muß eine■"OV■auf der entsprechenden Stelle der Wurzel oder Lösung
.erscheinen. Das Löschungsregister 6© dient zum Auslesen
der Matrix» um die Quadratwurzel in der Form abcdefg von oben
nach-unten in der Fig.' la darzustellen.' Ein -Signal für- eine.
."ln gelangt von-der Steuerleitung S-0 ,über das Unterdrückungstor
■62'im'Arbeitszustand an die Stelle der höchsten Größenordnung
des^ '';i5smigsregisters.' Wenn die Zwischensubtraktion der ersten
'Zeile einen positiven Rest ergibt} dann wird eine "1" über die
Leitung 'Bh an die *ϊ1»»3 3λ 1^ Jvv ι Lc λίΆέte Größenordnung im '
Register, übertrager» Wem j lc dc Ά :<.r*hensubtraktion ein'' _ ■
K- oder .ÜberbrücktW'*cJi ' " . ngt » η operi't das Tor 62, da,-wie
in Fig. la ge/e.7£i , "n ' xt. '3 I1 über das. Ui©~'A>s 63
an'den Steuereinganf <Jts '
< kt *.': τ*"; 52 gelangte - . ' '
Daher erscheint eine "O" an der höchsten Stelle des Registers 60. '.
Am anderen Eingang des UND-Tores 6 3 liegt der Radizier- oder Dividierbefehl.
Wenn nach der vorstehenden Beschreibung und der Darstellung des
Beispiels (15) die Subtraktion einer Zeile der Matrix einen unzulänglichen .Übertrag ergibt und damit eine Null an der entsprechenden
Stelle der Lösung, dann muß jede Recheneinheit 12 in der Diagonalspalte der Matrix entsprechend dem Steuerglied
in der überbrückten Zeile ebenfalls eine "0" an seiner E-Klemme
führen, ungeachtet des vorbestimmten Schemas der "1" und "0"
in der Anordnung (13). Um diese Änderung bei Überbrückung der Zeile 1 durchzuführen, wird z.B. das Ausgangssignal des K-Generators
3o dem UND-Tor 66 eingespeist. Bei Durchführung einer Radizierung wird der andere Eingang des UND-Tores 66 durch ein
entsprechendes Radiziersignal beaufschlagts wodurch am Ausgang
des UND-Tores ein Signal K' entsteht9 das dann an den Steuereingang des Unterdrückungstores 2o gelangt, das Tor sperrt und
das an den Ε-Eingängen der Flächeneinheiten unter dem und rechts
vom Unterdrückungstor 2o anliegende Signal unterdrückt. Außer, daß durch die Wirkung des Signals K1 AU^ 0 überbrückt wird,
werden durch die Wirkung des' Signals K° auch die Recheneinheiten
AU0 „, AU0 0, AU1, „ usw» abgeschaltet.
Die übrigen Zeilen arbeiten in gleicher Weise, So werden z.B··.
für die Zwischensubtraktion der Zeile 2 durch die vorstehend beschriebene Funktion der Unterdrückungsschaltung 2o die Binärbits
lol in ool umgesetzt und von dem an den Klemmen P von AU
109884/1567
2,2» - 21 -
AU2 3, AU2 usw. erscheinenden Minuenden subtrahiert. Ist der·
Rest positiv, so gelangt eine "1" über das Unterdrückungstor
im Arbeitszustand und die Leitung 72 an die zweithöchste Stelle des Lösungsregisters 6o. Wenn jedoch ein negativer Rest auftritt,
so erscheint das Übertragssignal G2 an der Klemme G0 „ von AU„
und wird über die Halbeinheit 19 und das UND-Tor 41 zur Aktivierung an den K-Generator 31 übertragen. Das daraus entstehende
Signal K2 gelangt über das ODER-Tor 51 an alle K-Klemmen der
arithmetischen Einheiten der Zeile 2, wodurch ihre P-Eingänge überbrückt und an die T-Ausgänge angeschlossen werden. Das
Signal K0 gelangt auch über das UND-Tor 73 an den Steuereingang
des Unterdrückungstores 7o und bewirkt, daß eine "0" an.der
zweithöchsten Stelle des Lösungsregisters 6ο erscheint. Weiter
gelangt das Signal K„ auch an das UND-Tor 74, an dessen anderen
Eingang ein Radiziersignal von der Leitung S. liegt. Der Ausgang
des UND-Tores 74 ist ein Signal.K'2, das an den Steuereingang
des Unterdrückungstores 21 angelegt wird, wodurch das von der Stelle 3 des Registers 111 an die Leitung S3 Übertragene Signal
"1" gesperrt oder unterdrückt wird und bewirkt, daß eine "0" an die Ε-Eingänge aller. <■· arithmetischen Einheiten der durch die
Leitung S3 angesteuerten Diagonalspalte, d.h. an AU3 j,, AU^ rS
AU5 6··· gelangt. ■
Als Ergebnis erscheint die Quadratwurzel der den P-Klemmen der
ersten Zeile eingegebenen Zahl im Lösungsregister 60. Außerdem arbeitet die Matrix dauernd in Abhängigkeit von einer Änderung
der diesen P-Klemmen eingespeisten Zahl, und es erfolgt keine Regeneration bzw. kein neuer Durchlauf, wie dies bei den bisher
bekannten Rechenanlagen erforderlich war. - 22 -
109884/156T
Alle übrigen Reihen besitzen die gleiche Kombination von K-Generatoren,
ODER-Toren, UND-Toren usw. 9 so daß sie genau wie die
Zeilen 1 und 2 arbeiten» Der Übersichtlichkeit wegen wurden jedoch alle diese logischen Bauteile in den Fign. la und Ib nicht
gezeigt.
Fig. 4 stellt die Vergrößerung eines Teiles der Fign. la und Ib
dar, einschließlich der speziell für· die Radizierung verwandten Eingänge und logischen Bauteile. Die Zahl» deren Quadratwurzel
gefunden werden soll, wird im Eingangsregister Ho gespeichert, dessen einzelne Stufen mit den entsprechenden P-Eingängen der
Recheneinheiten der ersten Zeile der Matrix verbunden sind» Die Differenz zwischen dem Quadrat der Lösung und der gegebenen Zahl
(im Register Ho) erscheint im Restregister 9o.
Die Anordnung (13) dient zur Auffindung der Quadratwurzeln von ;
j Zahlen wie vorstehend beschrieben sowie auch zur Errechnung der j
Quadrate von Zahlen, wie nachstehend beschrieben. Diese beiden !
Fälle zeigen beispielhafterweise die Verwendung der Anordnung, :
wobei verschiedene Zwischensubtrahenden oder Zwischensummanden ; in einer Speichermatrix gespeichert und modifiziert werden würden,;
und insgesamt auf die Rechenmatrix übertragen werden, welche die
i neuartige Einrichtung darstellt und den Hauptteil der Erfindung
bildet. Wie an anderen Orten beschrieben, kann die Anordnung
bei seriellen und blockseriellen Rechnern verwendet werden. ■
Es ist zwar richtig, daß viele dieser Rechenanlagen mit seriellen !
oder blockseriellen Verfahren arbeiten, da die Kosten einer
großen Rechenanordnung bzw. eines großen Rechenschemas nicht gerechtfertigt
sind. Ebenso können die Kosten eines großen Speichers
109884/158? - 23 -
BAD ORIGINAL
für das numerische Schema der Anordnung (13) nicht gerechtfertigt sein. Es ist offensichtlich, daß auch die Anordnung (13) mit
Hilfe von uneleganten Verfahren der "rohen Gewalt" als in seriellem
oder blockseriellem Betrieb arbeitend geschaffen werden kann, «Jedoch die vorstehende Beschreibung und die Fig. 6 zeigen viel
wirkungsvollere Mittel, durch welche die Anordnung in Abhängigkeit
von K-Signalen geschaffen und modifiziert werden kann.
Aus dem unten stehenden Schema 15a ist ersichtlich, daß die eingekreisten
Binärzahlen in der ersten, vierten, siebten usw. Zeile die Glieder der Anordnung des Beispiels (15) darstellen, bevor
diese Anordnung zwecks Lösung einer Aufgabe modifiziert wurde.
|
10 1
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| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |||||||||
| 1 | 1 | 1 | 1 | 1 | |||||||||||||
| 1 | 1 | 1 | 1 | ||||||||||||||
| 1 | Ci | 1 | 1 | 1 | 1 | 1 | |||||||||||
| 1 | 1 | 1 | 1 | ||||||||||||||
| 1 | 1 | 1 | 1 | ||||||||||||||
| 1 | 1 | 1 | 1 | ||||||||||||||
| 0 | Ci | 1 | 1 | ||||||||||||||
| 1 | |||||||||||||||||
| 1 | |||||||||||||||||
| 1 | |||||||||||||||||
| 1 | |||||||||||||||||
| 1 | |||||||||||||||||
| Ci | |||||||||||||||||
| 1 | |||||||||||||||||
erste "1"
kombiniert (G) verschoben (S)
kombiniert (C) verschoben (S)
(15a)
TsT
Eine Betrachtung von (15a) zeigt, daß dieses Schema aufgebaut
wurde, indem mit dem Bit der höchsten Größenordnung., einer "1" begonnen wurde, worauf diesem Bit zwei angrenzende Binärbits
mit der kleinsten Größenordnung dieser beiden Bits in derselben Größenordnung wie das Startbit hinzugefügt wurden. Dies wird
als Addition durchgeführt, ausgenommen daß der Übertrag nicht
nach links, sondern nach rechts übertragen wird:
1
1 1
1 1
10 1
Dann wird die so erhaltene Lösung um eine Stelle nach rechts verschoben,
wodurch man den zweiten Zwischensubtrahenden der Anordnung (15) auf der richtigen Stelle erhält. Die so gewonnenen
Zwischensubtrahenden werden nacheinander von der Zahl abgezogen, deren Quadratwurzel in der gleichen Weise wie vorstehend beschrieben
zu ziehen ist. Wenn bei der Zwischensubtraktion, ein negativer Rest entsteht und damit ein K-Signal ergibt, dann wird
diese Subtraktion in der Recheneinheit überbrückt und der nächste Zwischensubtrahend der Anordnung erzeugt. Diese Operation wird
jedoch wegen des K-Signals modifiziert, da dieses Signal bewirkt, daß die links stehende "1" bzw. "1" der höheren Größenordnung
des Summanden aus Beispiel (l-5b) in eine "0" umgesetzt wird. Erfolgt dies, so wird die Addition Wie vorher ausgeführt, wobei
sich der Obertrag nach rechts bewegt. Das Ergebnis dieses Kombinationsrechenvorgangs
wird dann einmal nach rechts verschoben ■ und wieder als Zwischensubtrahend benutzt. Diese modifizierte
Operation ist in der Anordnung (15c) gezeigt, in welcher das Schema in Abhängigkeit von der Aufgabe der Anordnung (15) erzeugt
und modifiziert wird. Die Gleichheit der beiden modifizierten
109884/1567 - 25 ■
resultierenden Anordnungen ist offensichtlich.
1
Negativer Rest (NR), so 0 1
Negativer Rest (NR), so 0 1
NR, so
NR, so 0 0 0 1 (C)
(S)
CC) (S)
Positiver Rest (PR), so
PR, so ______
NR, so
110 0 1 (C) 110 0 1 (S)
PR, so 1 1
11010 1 (C)
1 1 0 1 0 1 (S)
In Fig. 6 ist ein neuartiges Verfahren zur Erzeugung dieses Schemas
für jede Radizieraufgabe einer Quadratwurzel gezeigt. Die
gezeigte Schaltung besteht aus einer Reihe von UND- und ODER-Toren
sowie Unterdrückungsschaltungen, die mit dem aus den einzelnen Flip-Flops 2ol, 2o2, 2o3... bestehenden Schieberegister 2oo
verbunden sind. Da Schieberegister allgemein bekannt sind,- wird
ihre Funktion nur so weit erklärt, als sie zu dem zu beschreibenden Verfahren der Schemaerzeugung gehört. Die für den Betrieb
der Schieberegister erforderlichen Regulier- und Verzögerungsschaltungen sind einfach durch die Schaltelemente 21o, 211, 212...
TÖ98 8 A/1 587 " ~ ~ 2& "
| 0 0 | 1 | 1 | 1 | kombiniert | 1 | (C) |
| 0 | 0 | 1 | 0 | verschoben | 0 1 | (S) |
| 0 | 0 | 0 | 1. 1 | |||
| 0 | 0 | 0 | 0 | 10 1 | ||
| 0 | 0 | 1 | 1 1 ο | |||
| 0 | 1 | 0 | ||||
| 0 | 0 | 0 | 0 1 | |||
| 0 | 0 0 1 | |||||
| 1 1 | ||||||
| 10 | ||||||
| 1 | ||||||
| 1 | ||||||
| 1 | ||||||
| 1 | ||||||
gekennzeichnet und die mit jedem angesteuerten Flip-Flop verbundene Sammelschiene 22o soll eine Verschiebung der im Schiebere- ~:j gister
2oo gespeicherten Daten ohne Stellenänderungen nach rechts bewirken. Dieser Vorgang ist bekannt und wird daher nicht weiter
beschrieben.
Bei Erzeugung eines Radizierbefehls wird ein Impuls "1" über die Leitung 221 zur Ansteuerung· des Eingangs vom Flip-Flop 2o2 übertragen,
wodurch der Flip-Flop angeschaltet bzw. in den Zustand "1" versetzt wird. Daher liegt auf der Leitung 231 ein Signal
"1". Dieses Signal "1" gelangt über die Leitung 2 31, das Kabel 222, die Kabeluntettdrückungsschaltung 225 und das Kabel 227 zur
entsprechenden Recheneinheit und dient als erster Zwischensubtrahend bei der Lösung der Radizierung. Die Kabelunterdrückungsschaltung
(CS) 225 stellt eine Anzahl von einzelnen Unterdrückungs-jschaltungen
auf den Leitungen 231, 2 32, 23 3... dar, die nach Fig.3::
einen gemeinsamen Steuereingang 226 besitzen. Ergibt die Zwischensubtraktion
ein positives Resultat, dann erscheint ein K-Signal auf der Sammelleitung 223. Sodann wird ein Befehl der Leitung 24q
aufgeprägt, der als "1" über die Unterdrückungsschaltungen 211,
2*f2, 2H3... an einen Eingang des UND-Tores 251 gelangt. Dieses
Signal durchläuft die Unterdrückungsschaltungen. Die Steuereingänge
der Unterdrückungsschaltungen sind an die Flip-Flops 2o4,
2o6, 2o8... angekoppelt, die sich im Schaltzustand "0" befinden.
Am anderen Eingang des UND-Tores 251 liegt das Signal "1" als Ausgangssignal des Flip-Flops 2o2 an. Am Ausgang des Tors 251
erscheint ein Signal "1", das der Leitung 261 aufgeprägt wird. Dieses Signal "1" läuft links durch die Unterdrückungsschaltung
- 27 -
109884/1567
271, die infolge der Abwesenheit eines K-Signals durchgesteuert
ist, und von dort zur Anschaltung des Flip-Flop Eingangs 2ol,
wodurch an diesem Flip-Flop eine "1" anliegt. Das Ausgangssignal
"1" des UND-Tores 251 läuft nach rechts über das ODER-Tor 281 und beaufschlagt den Eingang des Flip-Flops 2o3, wodurch an
diesem ein Signal "1" anliegt.
Der nächste Befehl besteht aus einem Signal "1" auf der Leitung
290, der über die durchgesteuerten Unterdrückungsschaltungen
291, 292... läuft und an den Löscheingang des Flip-Flops 2o2 gelangt , das daraufhin gelöscht bzw. in den Schaltzustand "0"
versetzt wird. Beim Durchlaufen der Leitung 29o gelangt dieser Löschimpuls auch an die Löscheingänge der Flip-Flops 2o4, 2o6,
2o8..., es findet jedoch hier keine Umschaltung statt, da sich diese Flip-Flops bereits auf dem Pegel "0" befinden.
Der nächste auftretende Befehl ist ein Schiebebefehl auf der Sammelschiene 22o, der bewirkt, daß die jetzt in den Flip-Flops
ZoI, 2o2 und 2o3 gespeicherte Zahl lol um eine Stelle nach
rechts verschoben wird und in den Flip-Flops 2o2, 2o3 und 2oU
erscheint. Diese Signale werden dann über die Leitungen 231, 2 und 233 auf das Kabel 222 übertragen, wo sie den entsprechenden
Eingängen der Rechenanlage aufgeprägt werden und zur Durchführung der zweiten Zwischensubtraktion dienen.
falls eine Zwischensubtraktion einen unzulänglichen Übertrag
mit nachfolgendem K-Signal ergibt, so erscheint dieses Signal auf der Leitung 22 3 und sperrt alle Unterdrückungsschaltungen
271, 272, 273.... Da dieses K-Signal vor dem Befehlssignal
■__■■_.■■___ _ ' ■ -.28 -
f09¥oT/T567 ; -■---
auftritt und über die Zeitdauer des Befehlssignals hinaus wirkt,
verhindert es über die Unterdrückungsschaltung 271, daß das am Ausgang des UND-Tores 251 erscheinende Signal "1" den Flip-Flop
2ol ebenfalls in den Zustand "1" versetzt. Dies ist gleichbedeutend einer Umsetzung der linken oder höchsten "1" des Paares
"11" in eine "0", wie im Schema 15c gezeigt. Als Folge dieses Vorgangs ergibt sich anstelle eines Signals "111" in den Flip-Flops
2ol, 2o2, 2o3 die Zahl 011. Nachdem der zweite Kommandoimpuls zur Leitung 29o gelangt ist und den Flip-Flop 2o2, wie
vorstehend beschrieben, löscht, ist die Zahl 001 in den Flip-Flops 2ol, 2o2 und 2o3 gespeichert. Diese Zahl wird dann vom
Schiebeimpuls um eine Stelle nach rechts verschoben und erscheint schließlich in den Flip-Flops 2o2, 2o3 und 2o4.
Nach Durchführung der zweiten Zwischensubtraktion wird die soeben
beschriebene Befehlsfolge wiederholt. Der erste Befehlsimpuls wird der Leitung 21Io aufgeprägt; da jedoch am Ausgang des Flip-Flops
2o4 eine "1" anliegt, wird dieser Impuls durch die Unterdrückungsschaltung 241 gesperrt und gelangt nicht zum UND-Tor 251.
Stattdessen erscheint er als ein Eingangsimpuls am UND-Tor 252 ■
und wird dort mit dem Ausgangssignal "1" des Flip-Flops 2o4 gekoppelt, worauf er als eine "1" an der Leitung 262 erscheint,
von wo er über die Unterdrückungsschaltung 272 läuft,· wenn dort kein K-Signal anliegt, und von dort über das ODER-Tor 281 zum
Eingang des Flip-Flops 2o3 gelangt und diesen beaufschlagt. Außerdem läuft er auf der Leitung 262 nach rechts über das ODER-Tor
282, um den Eingang des Flip-Flops 2o5 zu aktivieren.
- 29 -
109884/1567
Das zweite Befehlssignal erscheint auf der Leitung 29o, läuft Wie
vorher nach links, wird jedoch dieses Mal durch die Unterdrückungs
schaltung 291 blockiert, die durch die Wirkung des Signals "1"
am Ausgang des Flip-Flops 2o5 geschlossen ist, und daher kann
das Befehlssignal nicht zum Löscheingang des Flip-Flops 2o2 gelangen. Stattdessen gelangt es zum Löscheingang des Flip-Flops
2ο1+ und stellt diesen auf "0" zurück.
Wie vorher ist auch das dritte Befehlssignal ein Schiebeimpuls
auf der Sammelleitung 22o, der bewirkt, daß die in"den Flip-Flops
2o2, 2o3, 2 ο M- und 2o5 gespeicherte Sign al anordnung um eine Stelle
nach rechts in die Flip-Flops 2o3, 2o4, 2o5 und 2o6 verschoben
Dieser Vorgang wird auf diese Weise fortgesetzt, bis sich das
Schema (13) oder (15) so weit wie gewünscht gebildet hat oder es die Anzahl der vorhandenen Schaltelemente gestattet. Das Schema
wird auch in Abhängigkeit von den zulässigen Z wischen subtraktion en!'
modifiziert, um die Bedingungen der Erzeugung einer Quadratwurzel zu erfüllen.
In Fig. 7a ist die schemabildende Einrichtung der Fig. 6 als Teil
einer blockseriellen Rechenanlage gezeigt. Die gleichen Bauelement
der Fign. 6 und 7a tragen die gleichen Bezugszeichen.
Die blockserielle Rechenanlage der Fig. 7a besteht aus einer Anordnung
von vollen Recheneinheiten 311, 312, 313..., zusammen mit den Registern 3ol, 32o, 328 und dem K-Signalgenerator 325. Definitionsgemäfö
ist in einer blockseriellen Rechenanlage eine kon-
TÖ98 8A/TB6 7 ~ ~"'■ "■■'"■"~~ "
tinuierliche Steuerung aufgrund einer Eingabezahl nicht möglichv
so daß in diesem Falle der K-Signalgenerator 325 ein Flip-Flop·^"·
sein kann. Es ist zwar nicht erforderlich, daß der Generator ein Flip-Flop ist, doch bietet dies einige Vorteile, wenn die :
kontinuierliche Steuerung keine Bedeutung hat. Die Ablauffolge
läßt sich am besten anhand der Fig. 7a zusammen mit der Fig. 7b erklären, die ein Zeitdiagramm der durchzuführenden Operation
darstellt.
Aus Fig. 7b ist zu ersehen, daß das erste Befehlssignal ein Radizierbefehl
ist, der an eine Steuereinrichtung wie z.B. das Programmiergerät 4oo gelangt, das wiederum Befehlssignale an die
Rechenanlage abgibt. Bei Auftreten eines Radizierbefehls gibt das Programmiergerät zuerst ein Signal A an die Leitung 3o3 ab,
welches während des gesamten Radiziervorganges anliegt. Sodann gibt das Programmiergerät sofort einen Löschimpuls an alle Register
über die Leitungen 327, 324, 321, 329 und 2 24. Sodann beschickt sie die Leitung 221 mit einem Impuls "1". Wie vorstehend
beschrieben, aktiviert dieser Impuls eine "1" im Flip-Flop
2o2 des Schieberegisters 2oo im Schemagenerätor für die
Zwischensubtraktion. Sodann steuert dieser Impuls durch Unterdrückung einer normalerweise auf der Leitung 3o5 anliegenden
"1" die Kabelunterdrückungsschaltung 3o4 durch, wodurch die Eingabezahl,
deren Quadratwurzel gefunden werden soll, von einer externen Quelle über das Kabel 3oo eingegeben wird und in den
verschiedenen Stufen des Registers 3ol gespeichert wird. Die so im Register 3ol gespeicherte Zahl erscheint an dessen Ausgang
und wird über das Kabel 3o2 den P-Eingängen der Recheneinheiten
- 31 -
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311, 312, 313,.. aufgeprägt. Der nächste Befehl ist ein Unterdrückungssignal
für die "1", die normalerweise auf der mit dem Steuereingang der Kabelunterdrückungsschaltung 225 verbundenen
Leitung 226 liegt, wodurch die Unterdrückungsschaltung 225 durch« gesteuert wird und das im Schieberegister 2oo gespeicherte Signal
über die Kabel 222 und 227 an die Ε-Eingänge der Recheneinheiten
311, 312, 313... gelangen kann. So lange die Kabelunterdrückungsschaltung
225 durchgesteuert ist, erscheint die Differenz zwischen
der den P-Eingängen der Schaltung 31o aufgeprägten Zahl und
der den Ε-Eingängen aufgeprägten Zahl an den Ausgängen P, und wird entsprechend den verschiedenen Signalwegen des Kabels 335
aufgeprägt. So lange die Unterdrückungsschaltung 225 noch durchgesteuert
ist, unterdrückt das Programmiergerät die normalerweise an der Leitung 3o9 anliegende "1", wodurch das gerade gewonnene Differenzsignal über die Kabelunterdrückungsschaltung
3o8 an die aktivierten Eingänge der verschiedenen Flip-Flops
des Registers 32o gelangen kann. Wenn dies durchgeführt ist, so bewirkt das Programmiergerät eine Blockierung der Kabelunterdrückungsschaltungen 3o8 und 225. Jetzt ist das Differenzsignal
im Register 32o gespeichert. Wenn natürlich ein K-Signal erzeugt
worden wäre, so würde der Zwischensubtrahend in der vorbeschriebenen Weise überbrückt worden sein, und die ursprünglich im Register 3ol gespeicherte Zahl würde im Register 32o erscheinen.
Der nächste vom Programmiergerät erzeugte Befehl löscht das
Register 3ol durch einen Impuls auf der Leitung 327. Dann wird durch Unterdrückung der normalerweise auf der Leitung 32 3 anliegenden
"1" die Kabelunterdrückungsschaltung 322 durchgesteuert.,
- 32 -
109884/1567
und die im Register 32o gespeicherte Zahl wird über das Kabel 326 an die angeschalteten Eingänge der Flip-Flops des Registers 3ol
übertragen, wobei diese Zahl natürlich jetzt im Register 3ol gespeichert
ist.
Gleichzeitig wird mit dem Löschsignal für das Register 3ol ein ;
Signal "1" der Leitung 3 3o durch das Programmiergerät aufgeprägt. :
Wenn kein K-Signal erzeugt wird, so wird diese ffl" über die \
Unterdrückungsschaltung 331 übertragen und aktiviert die letzte j
Stelle des Lösungsregisters 328, das ein herkömmliches Schiebe- j
register ist« Sodann wird gleichzeitig mit der Durchsteuerung j
I dei» Kabelunterdrückungsschaltung 322 ein Schiebeimpuls vom Pro- j
grammiergerät an die Schiebesammelleitung des Registers 328 übertragen,
wodurch die in diesem Register gespeicherte Zahl um eine Stelle nach links verschoben wird. Gleichzeitig mit diesen Befehlssignalen
für die Rechenanlage gibt die Programmiereinrichtung in der richtigen Reihenfolge und wie im Diagramm der Fig. 7b
gezeigt, die vorstehend beschriebenen Steuersignale an die Leitungen
24o, 29o und21o des Schemagenerators ab. Schließlich
erzeugt das Gerät too die entsprechenden Signale zur Löschung
der Register 32© Über die Leitung 321 und des K-Generators 325
über die Leitung 32^· Damit ist die erste Zwischensubtraktion
bzw. der erste Arbeitszyklus beendet. Jetzt ist die im Register 3ol gespeicherte Zahl die ursprünglich eingespeiste Eingabezahl,
wenn, ein K-Signal erzeugt wurde, oder sie ist die Differenz
zwischen der ursprünglich eingespeisten Eingabezahl und der ersten Zwischensubtraktion, wenn kein K-Signal erzeugt wurde.
Anstelle des ersten Zwischensubtrahenden in der Form einer "1"
109884/1567
- 33 -
im Flip-Flop 2o2 enthält das Schieberegister 2oo des Schemagenerators
nun außerdem den zweiten Zwischensubtrahenden in Form
■■■'■-■ ι
von entweder einer "001" in den Flip-Flops 2o2, 2o3 und 2o4-,
bei Erzeugung eines K-Signals oder einer "101" in den Flip-Flops
2o2, 2o3 und 2oM·, wenn kein K-Signal erzeugt wurde.
Durch Ansteuerung der Kabelunterdrückungsschaltung 225 und Durchführung
der zweiten' Zwischensubtraktion löst das Programmiergerät den zweiten Kreislauf aus. Der Vorgang des Verschiebens
und Obertragens wiederholt sich wie beim ersten Zyklus. Dieser Vorgang wird beliebig oft wiederholt oder so lange, bis die
Grenze der Register erreicht ist. Bei seiner Beendigung wird das Quadrat der größten ganzen Zahl aus der Eingabezahl als
Lösungszahl im Register 328 gespeichert, und die Differenz zwischen der zum Quadrat erhobenen Lösungszahl und der Eingabezahl
wird im Register 3ol gespeichert. Für den Fachmann ist es klar,
daß die spezielle Schaltungsanordnung des blockseriellen Rechners und des Schemagenerators nur von der Konstruktionsseite her begrenzt sind; jedoch das vorstehend beschriebene Ausführungsbeispiel
zeigt ein erfindungsgemäßes Mittel zur Erzeugung, Modifizierung
und Handhabung der Anordnung bzw. des Musters (13) für sowohl blockserielle Rechnungen als auch zur Speicherung für
spätere Verwendung.
Quadrierung
Bei der Bildung von Quadratzahlen wird die Zahl, die zum Quadrat
erhoben werden soll gleichzeitig in die Register 111 und 100
der Fign, la und Ib eingegeben. Das Register 111 wirkt in der
_ 34 _ ■
10 9 B 8 4/15 6 7 ■ ι
gleichen Weise wie bei der Radizierung und speist das gleiche-· ■-·
Schema (13) von Teilprodukten allen Ε-Eingängen der Matrix eim · "'
Andererseits gelangen die Ausgangssignale des Registers loö über*
das Kabel 27 an die Steuereingänge der Unterdrückungsschaltungen 91, 92, 93 usw. Der Schaltzustand der Signaleingänge der Unterdrückungsschaltungen
ist jeweils "1" und wird durch einen Quadrierbefehl auf der Leitung S.. bewirkt. Diese "1"-Signale laufen
durch die Unterdrückungsschaltungen, die nicht durch Steuersignale der Register loo gestärkt sind, sowie durch die ODER-Tore 5o, 51,
52 usw., wo sie dann in der Form von K-Signalen an die K-Eingänge der Zeilen der Matrix Io gelangen, entsprechend den Nullbits der
zu quadrierenden Zahl. Durch diesen Vorgang wird das durch das
Register 111 gelieferte Schema (13) zur Bildung von Teilsummen ;
i oder Teilprodukten modifiziert, die zum Quadrat der eigentlichen j
Eingabezahl gehören. Das oben angegebene Schema Ci1O ist ein ;
Beispiel für ein derartig modifiziertes Schema. Wenn die Matrix durch Erregung der S-Eingänge aller ihrer Recheneinheiten einen
Additionsbefehl erhält, so werden die Zeilen der Matrix addiert, ;
und das Quadrat der eingespeisten Zahl erscheint im Lösungsre^ gister 9o. Bei der Quadrierung arbeitet das Lösungsregister 6o
nicht. - ' ;
Es ist offensichtlich, daß zur Bildung von Quadratzahlen verschiedene
Verfahren eingeschlagen werden können. So würden z.B.
bei einer Matrix, die nur Quadrierungen durchzuführen hätte,
die Register 100 nicht gebraucht werden, und das Kabel 27 würde parallel zum Kabel 15 an den Ausgang des Registers 111 angeschlossen
werden.
100084/1587
Weiter würde es möglich sein, die zu quadrierende Zahl beiden
Registern loo und 111 einzuspeisen, doch könnte auch das Register 111 über die UND-Tore 12o, 121, 122 usw. betrieben werden. Wie
nachstehend erklärt wird, stellt diese Operation die Multiplikation
einer Zahl mit sich selbst dar, und dies ergibt natürlich das Quadrat der im Register 9o gespeicherten Zahl. Es wird jedoch
die zuerst beschriebene Quadrierung vorgezogen, da hier eines
der neuartigen Merkmale der Erfindung mit größtem Vorteil ausgenutzt
wird, und zwar dadurch, daß viele der langwelligsten Wege der Matrix ausgeschaltet oder überbrückt werden, wodurch Quadrate
und Quadratwurzeln in erheblich geringerer Zeit errechnet werden
können als entsprechende Multiplikationen oder Divisionen.
Weiter ist zu bemerken, daß die gleichzeitige Einspeisung einer Zahl A über das Register Ho und einer Zahl B über die Register
111 und loo mit einem Quadrierungsbefehl die Durchführung der mathematischen Operation A+B ergibt.
Fig. 8 zeigt eine vergrößerte Ansicht eines Teils der Fign« la
und Ib mit den Eingängen und logischen Schaltelementen, die speziell
zur Quadrierung dienen.
Bei seriellen oder blockseriellen Anwendungen kann die Schaltung
der Fig, 6 zur Bildung des Schemas (13) für Quadrierungen benützt
werden, indem jnan einfach die Operation mit einem der Leitung
eingespeisten "!"-Signal beginnen läßt und dann den Vorgang wie
im Falle der Radizierung ablaufen läßt, ausgenommen, daß hier
die K-Signale in Abhängigkeit von der Anwesenheit oder Abwesenheit
- j
einer "1" auf der richtigen Stelle der zu quadrierenden Zahl ' ~
109884/156?
erzeugt werden. Dies wird dadurch ermittelt, daß man die zu quadrierende
Zahl seriell an einem Anzeigepunkt in einem Schieberegister vorbeischiebt, und zwar an der gleichen relativen Stelle,
an welcher die Schiebeschritte dem Register 2oo eingespeist werden! In der Fig. 7a ist gezeigt, daß nur das Schieberegister 4o5, die !
Kabelunterdrückungsschaltung i+ol, die Unterdrückungsschaltung
und das ODER-Tor Hol hinzugefügt werden müssen, um aus einem
Rechner, der nur Radizierungen durchführen kann eine Rechenanlage sowohl für Radizierungen als auch für Quadrierungen zu gestalten.
Bei der Quadrierung werden zuerat alle Register gelöscht, dann wird die zu quadrierende Zahl parallel in das Register 4o5 über
das Kabel 4o2 und die Kabelunterdrückungs'schaltung 4ol eingelesen,
die für diesen Zweck durchgesteuert ist. Außerdem gelangt an die Leitung 3o7 ein Signal 1J für "nicht subtrahieren". Das Register
3ol bleibt leer. Dann wird ein Testimpuls an die Leitung 411 angelegt, und wenn an der Auslege- oder Anzeigestelle des Registers
«*o5 keine "1" erscheint, so läuft der Testimpuls durch die Unterdrückungsschaltung
UIo und das ODER-Tor 4o4 und beaufschlagt den
K-Generator 325. Der Vorgang ist dann genau der gleiche wie bei der Radizierung insofern, als die Zahl dem Register 2oo mit einem
"Ol"-Paar anstelle eines "ll"-Paares kombiniert und verschoben
wird, während das Register 32o leer ist.
Wenn andererseits am Auslesepunkt des Registers 4o5 ein "1"
anliegt, dann entsteht kein K-Impuls, und die Zahl im Register
2oo wird mit einem "ll"-Paar kombiniert und verschoben. Vor der
Kombinierung wird der Inhalt des Registers 2σο in den Recheneinheiten
dem Inhalt des Registers 3ol hinzu addiert, und dann wird
109884/1567 . - 37 -
die Summe dem Register 32ο eingegeben und dann an das Register
3öl für den nächsten Schritt verschoben. Dem nächsten Schritt
eilt ein Schiebeimpuls aus der Leitung "+o7 voran} der bewirkt,
d^ß das Bit der zweithöchsten Stelle der zu quadrierenden Zahl
zur Auslesestelle hin verschoben wird. Es ist offensichtlich, daß das Register 328'so geschaltet werden könnte, daß es die
vorstehend beschriebene Aufgabe der Register 4o5 übernehmen könnt Dieses Verfahren ist unkompliziert und ist kein Teil der Neu- .
artigkeit der Erfindung. Man erkennt jedoch, daß die zu quadrie-"
rende Zahl im Register 328 bei Beendigung des Quadrierungsvorganges
im Register 328 gespeichert werden würde. Die Impulsfolge für die Quadrierung ist die gleiche wie für die Radizierung,
mit Ausnahme der an die Leitungen 3o7 , 4o3, 4o6 , 411 und 4o7 gelangenden
Steuerimpulse, wie aus dem Zeitdiagramm der Fig. 7b hervorgeht.
Division
Bei der Division benutzt die Matrix Zwischendivisoren als Zwischensubtrahenden.
Dieses Verfahren ist Mathematikern bekannt. Um jedoch 375 durch 25 in herkömmlicher Weise zu teilen, wird
der folgende Weg beschritten:
15
25 V- 375
125
0
0
10 9884/1567
Unter Vermeidung des Üblichen nimmt die Aufgabe die folgende Form an:
25/ 37ΊΓ
25o Io χ 25 versuchen und subtrahieren.
125
375
5oo
-99875
375 275 loo
Bei positiver Differenz Überspringen und 2o χ 25 versuchen, dann subtrahieren.
(17)
Bei negativer Differenz Überspringen und 11 χ 25 versuchen, dann subtrahieren.
Bei positiver Differenz Überspringen und 12 χ 25 versuchen, dann subtrahieren.
Selbst bei dieser Lösung werden noch herkömmliche Wege beschritten
wie das Abschätzen der Länge oder der Größe des Dividenden durch Kopfrechnung, damit man zum ersten Zwischenquotienten gelangt (Io im vorstehenden Beispiel).
Bei der Binärrechnung wird die Aufgabe wie folgt vereinfacht:
1111
11001 / 101110111
11001
101011
11001
100101
11001
100101
11001
11001
11001
(18)
- 39 -
Um die mathematischen Verfahren noch weiter zur Arbeitsweise der
Matrix Io in Beziehung zu setzen, erweist es sich als nützlich, die gleiche Aufgabe wie folgt neu anzuschreiben:
looo
loo
Io
11001 / 101110111 110010000
-111111100111
101110111 11001000 10101111
1100100 1001011
110010 11001
11001
(19)
looooxllool versuchen und subtrahieren
bei negativer Differenz über-! springen und looo χ llool
versuchen
bei positiver Differenz loo χ llool versuchen.
bei positiver Differenz Io χ llool versuchen.
bei positiver Differenz 1 χ 11001 versuchen.
1111 Lösung
Bei der Division ist die Arbeitsweise der Matrix Io sehr ähnlich
wie bei der Radizierung. Die einzelnen Bits eines Dividenden gelangen von einer Einrichtung wie dem Register Ho über das
Kabel 13 an die entsprechenden P-Klemmen der Recheneinheiten 12
in der ersten Zeile der Matrix lo. Die im Register 111 erscheinenden Binärbits des Divisors gelangen über das Kabel 15, die
UND-Tore 12o» 121, 122, 123 usw. sowie über die Unterdriickungsschaltungen
2o, 21, 22 usw. an die Ε-Eingänge der entsprechenden 'Diagonalspalten der Matrix Io, wobei das Bit für die höchste
109884/1567 -
Stelle des Divisors am weitestens links in der Diagonalspalte angeordnet
ist. Die zweiten Eingänge der UND-Tore 12o,-121, 122 usw. werden mit "1" vom Divisionssteuersignal auf der Leitung S^
bespeist. Die Unterdrückungsschaltungen 2o, 21, 22 usw.. sind durchgesteuert, da an der Leitung S. kein Radizierungssignal
anliegt. Auf diese Weise gelangt der Divisor in alle Zeilen der Matrix. Außerdem gelangt das Signal A für "nicht addieren" an
die entsprechenden Klemmen aller Recheneinheiten, wodurch die Matrix auf die Betriebsart Subtraktion geschaltet wird. Bei
der Division erscheint kein Radizierungssignal und daher auch nicht das Signal K1. Das Signal K wird jedoch verwendet. Tritt
bei der Zahl für die höchste Stelle einer jeden Zeile ein unzulänglicher Übertrag bzw. eine unzulängliche Entlehnung auf, so
bewirkt das Signal K, daß der Subtrahend in dieser Zeile übers prungen wird und daß eine Null an die entsprechende Stufe des
Lösungsregisters 6o in der gleichen Weise gelangt, wie vorstehend im Zusammenhang mit der Radizierung beschrieben. Der
Rest erscheint im Register 9o.
Fig. 9 ist eine vergrößerte Ansicht eines Teiles der Fign. la und Ib mit den speziell für die Division verwendeten Eingängen
und logischen Schaltelementen.
Multiplikation
Wie vorstehend erwähnt, bedeutet die erfindungεgemäße diagonale
rechte Matrix eine Verbesserung gegenüber den bisherigen Rechenmatrixes
insofern, als die zur Durchführung aller arithnietischen
Rechnungen erforderliche Zahl der Matrixeinheiten h'erab-
109884/1567 - m -
BAD ORIGINAL
gesetzt ist. Eines der wichtigsten Merkmale der Erfindung ist darin
zu sehen, daß die Multiplikation in unüblicher Weise durchgeführt wird. Wenn normalerweise die Binärzahl 25 (11001) mit
ClIOl) multipliziert werden soll, so wird wie folgt verfahren:
25 χ 13 Multiplizieren ■
25 = 11001
χ ·
13 = 1101
11001
(2o) 000000
11001 11001
325 101000101
Es ist jedoch wichtig zu erkennen, daß die gleiche Multiplikation
auch wie folgt ausgeführt werden kann:
11001 1101
11001 11001 00000 11001
101000101
Ein Vergleich des vorstehenden Schemas mit dem von links nach rechts
diagonal verlaufenden Schema (18^ das vorstehend für die Division
benutzt wurde, zeigt daß die beiden Anordnungen miteinander iden-
109884/1567 " 42
tisch sind und daß lediglich die mathematischen Operationen, d.h..
Subtraktion für Division und Addition für Multiplikation,ver-
- - ι schieden sind. '.
Die Matrix Io kann auch für Multiplikationen benützt werden.
In diesem Falle gelangen die Multiplikandenbits im Register 111 über das Kabel 15, die UND-Tore 12o, 121, 122 und so weiter
sowie über die Unterdrückungsschaltungen 2o, 21, 22 in der
gleichen Weise wie im Falle des Divisors an die Ε-Eingänge der Diagonalzeilen der Matrix Io. Die Bits des Multiplikators gelangen
von einer Einrichtung wie dem Register loo über das Kabel
27 an die Steuereingänge der Unterdrückungsschaltungen 91, 92,
93 usw. Die an die entsprechenden Bitstellen des jeweils eine "1" enthaltenden Multiplikators angeschlossenen Unterdrückungsschaltungen sperren, während die Unterdrückungsschaltungen, die
mit Bitstellen des jeweils eine "O" enthaltenden Multiplikators
verbunden sind, durchgesteuert bleiben. Wenn somit ein Multiplikationsbefehl in der Form eines Signals "1" an S^ gelangt, so
durchläuft ein K-Signal die durchgesteuerten Unterdrückungsschaltungen 91, 92, 93 usw. bis zu den waagrechten Zeilen der
Matrix Io in Abhängigkeit von den "O" im Multiplikator. Dementsprechend
enthalten die Diagonalspalten der Matrix "0" oder "1" in Abhängigkeit von den "0" oder "1" im Multiplikanden. Infolge
der Wirkung der K-Signale enthalten die waagrechten Zeilen der Matrix "1" oder tatsächlich "0" in Abhängigkeit von den "1"
oder "0" im Multiplikator. Das vorstehende Beispiel (21) zeigt
einen charakteristischen Zustand der Matrix.
409884/1567
Wenn schließlich infolge der Zuführung des entsprechenden S-Befehls
an die S-Klemmen der Recheneinheiten die Matrix Io auf
die Betriebsart Addition geschaltet ist, erscheint das Produkt von Multiplikator und Multiplikanden im Register 9o.
Fig. Io ist eine vergrößerte Darstellung eines Teiles der Fig. 1
mit den speziell für die Multiplikation benutzten Eingängen und logischen Schaltelementen. Ebenso offensichtlich ist es, wenn das
Signal A über das Register Ho an die Klemmen P1 · , das Signal
B an das Register 111 und das Signal C an das Register loo gelangt, daß dann die Operation A + (B χ C) in der Betriebsart
Multiplikation durchgeführt wird.
Die von den starken Linien umschlossene Fläche der Fig. 5 stellt
die für die Multiplikation und Division erforderlichen Matrixelemente dar.
Addition
Die Matrix Io führt eine Addition durch, wenn ein Augend an die
P-Klemmen der ersten Zeile der Recheneinheiten gelangt und ein
Summand an die entsprechenden Ε-Klemmen einer anderen Zeile der
Einheiten. Die Eingänge 13 für "nicht subtrahieren" werden erregt,
um die Matrix auf die Betriebsart Addition zu schalten.
* ; ■ ■■ Subtraktion
Ebenso wird für eine einfache Subtraktion der Minuend den P-Klem-^
- · I men der ersten Zeile und die Subtrahenden den entsprechenden ί
109884/1561
- ** - 203484 t I
E-Klemmen der Zeilen eingespeist. In diesem Falle wird die Klemme !
A für "nicht addieren" erregt, um die Matrix auf die Betriebsart \
Subtraktion zu schalten. ι
Durch eine entsprechende Ansteuerung der Eingänge A und S kann j
auf der Matrix gleichzeitig eine Kombination von Additionen, und j
j Subtraktionen durchgeführt werden. !
Umrechnung zwischen Binärzahlen und binär
kodierten Dezimalzahlen
kodierten Dezimalzahlen
Die Matrix Io kann auch zur Umrechnung von Binärzahlen in binär
kodierte Dezimalzahlen und umgekehrt verwendet werden.
kodierte Dezimalzahlen und umgekehrt verwendet werden.
Zwei andere Anwendungen für das Schema liegen nahe;' es handelt
sich um die Umrechnung von einem 1-2-1-8 Kode oder einem binär
kodierten Dezimalsystem (BCD) in ein reines Binärsystem und umgekehrt .
sich um die Umrechnung von einem 1-2-1-8 Kode oder einem binär
kodierten Dezimalsystem (BCD) in ein reines Binärsystem und umgekehrt .
Die Verfahren zur Umrechnung von Dezimalzahlen (Basis lo) in \
Binärzahlen (Basis 2) über einen BCD-Kode sind bekannt. Bei diesem1
Vorgang wird eine Dezimalzahl zuerst in ihre Zehnerstellen auf- i
geteilt, d.h. 397 = 3oo + 9o + 7; sodann werden diese Zehnerwerte als Summen von 1, 2, 4 oder 8 ausgedrückt; oder von Io, 2o, \
4o oder 8o usw., wie es am besten geeignet erscheint. Diese End~ ί
werte werden dann drittens als Summen der binären Äquivalente ausgedrückt und durch Addition in Einrichtungen wie seriellen, blockseriellen
oder parallelen Addierwerken zusammengefügt. Das Verfahren kann schematisch wie folgt angegeben werden:· . .
109884/1567 ~Ζ*5 ~
- 45 397 über 1-2-4-8 binär darstellen
1-2-H-8 Kode
397 = 397 =
3oo =
9o =
2oo
loo
8o
Io
7 =
2 = 1 =
Binärzahl
11001000
1100100
1010000
1010
loo
Io
110001101
(22)
Üblicherweise wird die erste Operation auf dem Eingabetastenfeld
der Maschine durchgeführt; die zweite Operation wird durch eine
einfache und bekannte an das Tastenfeld angeschlossene Diodenmatrix durchgeführt; da alle Operationen Additionen sind, wird
die dritte in einer Addiermatrix durchgeführt.
Während die Umrechnung von Dezimalzahlen in Binärzahlen sehr
einfach ist, ist der umgekehrte Vorgang viel schwieriger. Denn in diesem Falle sind viel mehr niedrigstellige dezimale Teilsummen
mit vielsteiligen Binäf-zahlen verknüpft als umgekehrt.
Auf dem bisherigen Stande der Technik wurden jedoch viele logische Schaltungsanordnungen zur Umrechnung vom BCD in Dezimalzahlen entwickelt, jedoch sogar diese sind kompliziert und schwerfällig im Betrieb. Ein weiteres neuartiges Merkmal der Erfindung1,
besteht in der Möglichkeit der Anlage mit der Matrix Io, Umrechnungen von Binär- in Dezimalzahlen unkompliziert und logisch
durchzuführen. Es müssen lediglich die Bits der umzurechnenden
Binärzahl zeilenweise beginnend mit dem höchstmöglichen Wert in der Matrix den entsprechenden P-Klemmen der ersten Zeile der
Matrix Io der Fign. la und Ib zugeführt werden und dann die :
binären Äquivalente der dezimalen Teilsummen der größtmöglichen :
Zahl den verschiedenen E-Klemmen wobei diese dezimalen Teil- j
summen im BCD-Kode dargestellt werden. (Es sind auch andere Zwischenkodes oder überhaupt kein Kode möglich).
Es sei beispielsweise die größtmögliche Dezimalzahl des Schemas '
9999; dann würde an die höchste Ebene bzw. die erste Zeile der Anordnung das binäre Äquivalent der Dezimalzahl 8000 gelangen,
an die nächste Ebene das binäre Äquivalent der Zahl 4ooo, dann ;
2ooo in der dritten, looo in der vierten, 800 in der fünften '
Ebene oder Zeile usw. Dann erhält das Schema einen Subtraktions- ;
befehl, d.h. A,und die durch unzulängliche Überträge erzeugten I
K-Signale löschen die für die Umrechnung nicht geeigneten Ebenen I
I j * ;
in der gleichen Weise wie bei der Division. Signale K1 werden j
nicht erzeugt, da sie nur bei der Radizierung oder Potentierung verwendet werden. "i
Die erzeugten K-Signale gewährleisten auch, daß die entsprechen- I
den Nullen in die Schaltungseinrichtung für die Lösungsanzeige j in der gleichen Weise eingesetzt werden wie bei der Division und i
Radizierung. Schließlich wird vermittels bekannter einfacher Schaltungsverfahren der Inhalt des Lösungsregisters in einem
8-4-2-1 - Dezimalumrechner eingelesen, ausgenommen, daß in diesem Falle die Schemaanzeige in der Form von 1-2-I+-8 und nicht als.
109884/156? . - ·»? -
Binärwerte gelesen wird. Dieses Verfahren ist einfach und wird
nicht als Teil der Erfindung beansprucht. Das Schema der Zwischen sub tr.ahe η den bei einer Umrechnung von Binär- in BCD-Zahlen
ist nachstehend als eine einen Umriß der Diagonalmatrix Io überlagerte
Anordnung (23) gezeigt.
| 11 | 1 | 1 | 1 | L | L | 1 | 1 | 1 | 1 | 1 | 1 | 1 ' | 1 | 10000 |
| 111 | 1 | 1 | 1 | 1 | 1 | ■■f | 1 | 11 | 1 | 8000 | ||||
| 1 | 1 | 1 | I | 1 | UOOO | |||||||||
| 1 | 1 | 1 | 1 | 1 | 2000 | |||||||||
| I 1 | 1 | 1 | 1 | 1 | 1 | 1000 | ||||||||
| 1 | 1 | 1 | 800 | |||||||||||
| 1 | 1 | 400 | ||||||||||||
| 1 | 1 | 200 | ||||||||||||
| 1 | 100 | |||||||||||||
| 1 | 1 | 1 | 8o | |||||||||||
| 4o | ||||||||||||||
| 1 | 2o | |||||||||||||
| Io | ||||||||||||||
| 8 | ||||||||||||||
| 4 | ||||||||||||||
| 2 | ||||||||||||||
| 1 | ||||||||||||||
(2 3)
Außer den vorstehend beschriebenen Ausführungsbeispielen sind noch weitere möglich, ohne den Rahmen der Erfindung zu verlassen.
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Claims (4)
- Patentansprüche :i .J Binäre Rechenanlage, gekennzeichnet durch eine Diagonalmatrix I (lo) aus Recheneinheiten (12), die in diagonalen Spalten von links oben nach rechts unten angeordnet sinds wobei die äußerste linke Einheit einer jeden Zeile dem Bit der höchsten Stellen- :zahl einer Binärzahl in dieser Zeile entspricht, mit jeder -jEinheit verbundene Eingabevorrichtungen (llo) für Binärbit- !signale, mit jeder Einheit (12) verbundene Ausgabevorrichtungen (T) für Binärbitsignale, wobei jede Einheit (12) aufgrund von der Eingabevorrichtung eingespeisten Eingabebitsignalen Additionen oder Subtraktionen durchführen kann und Ausgangs-» ιsignale für Summen und Vorwärtsüberträge oder Differenzenj und Entlehnungen erzeugt, und mit den Ausgabevorrichtungen jder höchststelligen Einheit einer jeden Zeile verbundene An- ! Zeigevorrichtungen (6o, 9o) für die sich ergebenden Bitsignale.;
- 2. Binäre Rechenanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Einheiten (12) Schaltmittel (K-Klemmen) zur Überbrückung einer Einheit durch Übertragung der Eingangsbitsignäle■ JLOIiIAZJi67. r-ft9 Jvon der Eingabevorrichtung (Ho) an die Ausgabevorrichtung (P) besitzen. . ,
- 3. Binäre Rechenanlage nach Anspruch 2, dadurch gekennzeichnet, daß Mittel zur Verbindung der Ausgabevorrichtung aller Einheiten mit Ausnahme der höchststelligen an die Eingabevorrichtung der entsprechenden Einheiten oder nächstniedrigen !- IZeile vorgesehen sind. |
- 4. Binäre Rechenanlage nach Anspruch 3, dadurch gekennzeichnet, daß Schaltmittel (Fig. 2a) an jede Einheit (12) zur Einstellung der Betriebsarten Addition oder Subtraktion angeschlossen sind, und die Eingabeschaltmittel aus ersten, zweiten und dritten Eingangsklemmen bestehen (Fig.. ■ 2a).5. Binäre Rechenanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabeschaltmittel erste, zweite und dritte Eingangsklemmen für jede Einheit (12) enthalten, und die Anlage Vorrichtungen enthält, um Binärbitsignale an die zweiten Eingangs^- klemmen der Matrix (lo) in Abhängigkeit von dem nachstehenden Schema binärer Einer und Nullen anzulegen, wobei die Zahl der j Zeilen im Schema der Zahl der Zeilen in einer Diagonalmatrix entspricht, die zur Durchführung einer gewünschten mathematischen Operation erforderlich ist: ■1 ■ .lol
Hol
lllol
llllol
lllllolwobei dieses Schema beliebig durch Verschiebung einer jeden109884/1567 - 5o -Zeile
zusätzlichen /um zwei Bitstellen nach rechts gegenüber dervorhergehenden Zeile und Addierung eines Binärbits auf der linken Seite beliebig erweitert werden kann.6. Binäre Rechenanlage nach Anspruch 5, dadurch gekennzeichnet, daß jede Einheit (12) mit Schaltmitteln zur Einstellung der Einheit auf die Betriebsart Addition oder Subtraktion verbunden ist.7. Binäre Rechenanlage nach Anspruch 6, in welcher die auszuführende mathematische Operation aus der Radizierung einer Binärzahl besteht, gekennzeichnet durch Mittel zur Abgabe von einzelne Bits der Binärzahl darstellendenSignalen an die ersten Eingangsklemmen der ersten Zeile der Einheiten sowie Mittel zur Ansteuerung der Einstellvorrichtungen, um die Einheiten (12) zur Subtraktion aufeinanderfolgender Zeilen des Schemas an der Binärzahl auf die Betriebsart Subtraktion zu schalten, wobei die sich daraus ergebenden und an die Anzeigevorrichtung gelangenden Bitsignale die Quadratwurzel dieser Binärzahl darstellen.8. Binäre Rechenanlage nach Anspruch 7, dadurch gekennzeichnet, daß Schaltmittel mit der Einheit für die höchste Stelle einer Zeile verbunden sind und in Abhängigkeit von einem Bit für den negativen Rest bewirken, daß die Einheiten dieser Zeile überbrückt werden, so daß die zur ersten Eingangsklemme der Einheiten gelangenden Bitsignale am Bitsignalausgang wiedergegeben werden.109884/15679. Binäre Rechenanlage nach Anspruch 8, dadurch gekennzeichnet,daß Schaltmittel an die Ausgabevorrichtung der Einheit für j die höchste Stellenzahl einer jeden Zeile angeschlossen sind | und in Abhängigkeit von den Überbrückungsschaltmitteln eine ',binäre Null an die Anzeigevorrichtung abgeben. -10. Binäre Rechenanlage nach Anspruch 9, dadurch gekennzeichnet, daß Schaltmittel mit den Überbrückungsschaltmitteln zur Nullumsetzung aller Bits in einer Diagonalspalte des Schemas ver- I bunden sind, wobei die Spalte wegen ihrer mathematischen
Beziehung zu einer überbrückten Zeile alle Nullen enthaltenmuß. \11. Binäre Rechenanlage nach Anspruch 6, in welcher die auszufüh- ; rende mathematische Operation die Quadrierung einer Zahl ist,ι dadurch gekennzeichnet, daß Schaltmittel (Fig. 8) mit jeder
Einheit zur Umsetzung einer binären Eins des Schemas in eine ; tatsächliche binäre Null verbunden sind, wobei das Schema
einem Teilprodukt des Quadrats der Zahl entspricht sowieeinem Produkt, dessen Faktoren einem Nullbit, in der Zahl ent- ', sprechen, und Schaltmittel mit den Einstellschaltmitteln zur
Ansteuerung dieser Einstellschaltmittel verbunden sind, umdie Einheiten auf die Betriebsart Addition zu schalten, wobeii aufeinanderfolgende Zeilen des modifizierten Schemas zur Zahladdiert werden, so daß die sich daraus ergebenden und an die
Anzeigevorrichtung gelangenden Binärbits das Quadrat· der Zahl i darstellen.- 52 -■:■:109884/156712. Binäre Rechenanlage nach Anspruch 11, dadurch gekennzeichnet, jdaß Schaltmittel mit jeder Einheit zur Nullumsetzung aller jι Bits einer Diagonalspalte des Schemas verbunden sind, wobei ' die Spalte alle Nullen enthalten muß, weil sie einen gemein- j samen Faktor enthält, der eine Null in der Zahl ist.13. Binäre Rechenanlage nach Anspruch 6 zur Durchführung der Operation A+B , wobei A und B Binärzahlen sind, dadurch gekennzeichnet, daß Schaltmittel (Ho, 111, lpo) an die Einheiten zur Umsetzung einer jeden binären Eins des Schemas in eine tatsächliche binäre Null angeschlossen sind, wobei das Schema einem Teilprodukt des Quadrats von B entspricht "sowie einem Produkt, dessen Faktoren einem Null-Bit im B entsprechen, Schaltmittel vorgesehen sind, um A darstellende binäre Bitsignale den ersten Eingangsklemmen der ersten Reihe zuzuführen, sowie Schaltmittel mit den Einstellschaltmitteln zur Erregung derselben verbunden sind, um die Einheiten auf Betriebsart Addition zu schalten, wobei die sich daraus ergebe^ den und an die Anzeigevorrichtung gelangenden Signale für Binärbits A+B2 darstellen.IU. Binäre Rechenanlage nach "Anspruch 4 zur Durchführung einer Division, wobei die Recheneinheiten auf die Betriebsart Subtraktion geschaltet werden, dadurch gekennzeichnet, daß Schaltmittel (Fig. 9) vorgesehen sind, um den ersten Eingangsklemmen der ersten Zeile einen Dividenden darstellende binäre Bitsignale zuzuführen, weitere Schaltmittel vorgesehen sind, um den zweiten Eingangsklemmen einer jeden Zeile einen Divisor darstellende binäre Bitsignale zuzuführen, wobei die109884/1567 - 53 -Überbrückungsschaltmittel in Abhängigkeit von einem negativen Rest der Einheit für die höchste Stellenzahl einer Zeile alle Einheiten dieser Zeile überbrücken, und Schaltmittel mit der Anzeigevorrichtung verbunden sind, die in Abhängigkeit von den Überbrückungsschaltmitteln arbeiten, um an die Anzeigevorrichtung eine der überbrückten Zeile entsprechende binäre Null abzugeben.15. Binäre Rechenanlage nach Anspruch Λ zur Durchführung einer Multiplikation^ wobei die Recheneinheiten auf die Betriebsart Addition geschaltet sind, dadurch gekennzeichnet, daß Schaltmittel (Fig. lo) vorgesehen sind, um den zweiten Eingangsklemmen einer jeden Zeile Signale für Binärbits zuzuführen, die einen Faktor der Lösungszahl darstellen, und Schaltmittel an die OberbrÜGkungsschaltmittel einer jeden Einheit angeschlossen sind, um an die Überbrückungsschaltmittel aller Einheiten einer jeden Zeile ein Signal abzugeben, das ein anderes Bit des zweiten Faktors der Lösungszahl darstellt, wobei die sich daraus ergebenden und an die Anzeigevorrichtung gelangenden Bits die Lösungszahl darstellen, welche das Produkt aus den ersten und zweiten Faktoren ist.16. Öinäre Rechenanlage nach Anspruch 4 zur Umrechnung reiner Binärzahlen in Dezimalzahlen, dadurch gekennzeichnet, daß Schaltmittel vorgesehen sind, um der ersten Eingangsklemme der ersten Zeile die entsprechenden Bits einer reinen Binärzahl zuzuführen, weitere Schaltmittel, um den zweiten Eingängen von aufeinanderfolgenden Zeilen von der ersten Zeile an Bitsignale zuzuführen, die den Binäräquivalenten der.109 814/166 7 _,:...".. ^dezimalen Teilsummen der größtmöglichen Zahl entsprechenj die in der eingegebenen Zahl vorhanden ist, Schaltmittel mit den Einstellschaltmitteln zur Umschaltung dieser auf die Betriebs art Subtraktion verbunden sind und weitere Schaltmittel an die Einheit für die höchste Stelle einer Zeile angeschlossen sind und in Abhängigkeit von einem Bit für einen unzulänglichen Übertrag bewirken, daß diese Zeile überbrückt wird und eine Null in die Anzeigevorrichtung eingerückt wird, wobei die sich daraus ergebenden und an die Anzeigevorrichtung gelangenden Bits das Dezimaläquivalent der eingegebenen Binärzahl darstellen.17. Binäre Rechenanlage nach Anspruch 3 zur Durchführung der Operation A+(BxC), wobei A, B und C Binärzahlen sind, dadurch gekennzeichnet, daß die Eingabevorrichtung (Fig. Io) erste, zweite und dritte Eingabeklemmen besitzt, und die Anlage \ Schaltmittel umfaßt, um den ersten Eingangsklemmen der ersten Zeile der Matrix (Ιο) Α darstellende binäre Bitsignale zuzuführen, Schaltmittel, um den zweiten Eingangsklemmen einer jeden Zeile Signale für Binärbits zuzuführen, die einer der Zahlen B und C entsprechen, Schaltmittel an die Überbrückungs·· schaltmittel einer jeden Einheit angeschlossen sind, um den ÜberbrückungsschaltmitteIn aller Einheiten einer jeden Zeile Signale für Binärbits zuzuführen, die jeweils die , andere Zahl der Zahlen B und C darstellen, wobei jede Zeile ' einer anderen Stelle der anderen Zahl entspricht, und Schalt-mittel, die mit jeder Einheit zur Schaltung der Einheiten auf Betriebsart Addition verbunden sind, wobei die sich ! daraus ergebenden und an die Anzeigevorrichtung gelangenden ".10.9 8.8 A /15 8 7 -55- ]- 55 - ■
Bits die Zahl A+(BxC) darstellen.18. Binäre Rechenanlage mit einem Schemabildner zur-Bildung des folgenden Zahlenschemas für eine Anlage zur Durchführung von Quadrierungen oder Radizierungen:1 ■ ■■'...lololloloolllolooolllloloooolllllol,dadurch gekennzeichnet, daß ein Schieberegister (111) eine Anzahl von mit 0, 1, 2, 3... bezeichneten Stufen besitzt, und Schaltmittel (112, 113, 111 usw. und 2o, 21, 22, 23 usw.) mit dem Schieberegister zur Speicherung einer binären Eins in Stufe 1 verbunden sind, wodurch die erste Zahl des Schemas im Register gespeichert wird,erste logische Schaltmittel an das Schieberegister angeschlossen sind und in Abhängigkeit von der Anwesenheit einer binären Eins in Stufe 1 binäre Einer in den Stufen 0 und 2 speichern, zweite logische Schaltmittel mit dem Schieberegister zur Umwandlung der binären Eins in Stufe 1 in eine binäre Null verbunden sind, verschiebende Schaltmittel an das Schieberegister zur Verschiebung seines Inhalts um eine Stufe in Richtung der Stufe mit der höchsten Zahl angeschlossen sind, wodurch die zweite Schemazahl lol in den Stufen 1, 2 und 3 des Schieberegisters gespeichert wird, die ersten logischen Schaltmittel in Abhängigkeit von ♦ einer Eins in Stufe 3 die Null in Stufe 2 in eine Eins umsetzen und eine Eins in Stufe H speichern, die zweiten logischen Schaltmittel die Eins in Stufe 3 in eine Null umwandeln, die verschiebenden Schaltmittel daraufhin den InhäLt des Re-10988-4/1 SB7 - se -ORfGlWAL INSPECTEDgisters um eine Stufe in Richtung der»" höchsten Stufe verschieben: wGdurch die dritte Schemazahl 01101 in den Stufen I5 2S 3? M- und 5 des Schieberegisters gespeichert wird5 wobei die erste Zahl des Schemas eine hochstellige binäre Eins ist5 die nächste: Schemazahl durch Addition eines binären Bitpaarsilzum hochstelligen Bit gewonnen Wd5 wobei, das Bit der niedrigsten Stelle des Paares die gleiche Größenordnung besitzt wie das hochstellige Bit mit nach rechts verschobenem Übertrag., und jede nachfolgende Schemazahl durch Addition eines binären Bitpaars in gleicher Weise zu den beiden Bits für die niedrigste Stelle der vorhergehenden Schemazahl gewonnen wird, und eine Anzeigevorrichtung mit dem Schieberegister verbunden ist, um aufeinanderfolgend einer jeden Schemazahl entsprechende elektrische Signale zu erzeugen«,19. Binäre Rechenanlage mit einem Schemabildner nach Anspruch 18, dadurch gekennzeichnets daß Schaltmittel mit den ersten und zweiten logischen Schaltmitteln verbunden sinds die in Abhängigkeit von einem externen Signal bestimmte Speicher- und Änderungsvorgänge sperren, um die im Schieberegister gespeicherte Zahl zu modifizieren»20. Binäre Rechenanlage mit einer Vorrichtung zur Radizierungin Verbindung mit dem Schemabildner nach Anspruch 18, dadurch gekennzeichnet j daß ein Eingaberegister (llo) vorgesehen ist9■ j Schaltmittel an das Eingaberegister zur Eingabe einer Zahl in jdas Eingaberegister angeschlossen sin.d3 eine Subtrahiervor- j richtung mit einer Anzahl von Stufen jeweils an die verschie- ;- 57 - idenen Stufen des Eingaberegisters angeschlossen ist, Schaltmittel zwischen der Ausgabevorrichtung und der Subtrahiervorrichtung eingeschaltet sind, um elektrische Signale von der Ausgabevorrichtung an die Subtrahiervorrichtung gelangen zu lassen, ein Differenzregister an die Subtrahiervorrichtung angeschlossen ist, mit dem Differenzregister Schaltmittel verbunden sind, um der Reihenfolge nach im Differenzregister Zahlen zu speichern, welche die Differenz zwischen der Zahl im Eingaberegister und jeder Schemazahl darstellen, wenn die Differenz nicht negativ ist, ein Lösungsregister vorgesehen ist, Schaltmittel mit dem Lösungsregister verbunden sind, die in Abhängigkeit von jeder nicht-negativen Differenz' im Differenzregister eine Eins in das Lösungsregister einspeichern, und Mittel zwischen das Differenzregister und das Eingaberegister geschaltet sind, um die Zahl im Differenzregister auf das Eingaberegister zu übertragen.21. Binäre Rechenanlage mit einer Radiziervorrichtung nach An-J spruch 2o, dadurch gekennzeichnet, daß mit dem Differenzregister Schaltmittel zur Speicherung der Zahl im Eingangs- , register verbunden sind, wenn die Differenz zwischen einer Schemazahl und der Zahl im Eingaberegister negativ ist, sowie Mittel, die mit der Subtraktionseinrichtung verbunden sind j und in Abhängigkeit von einer negativen Differenz im Lösungs- : register eine Null einspeichern.22. Binäre Rechenanlage mit einer Quadriereinrichtung in Verbindung mit dem Schemabildner nach Anspruch 18, gekennzeichnet- 58 -10 9884/1587BAD ORIGINAL. durch ein Eingaberegister, ein Speicherregister, mit dem Ein- ;. gaberegister verbundene Schaltmittel zur Eingabe einer Zahl in dieses Register·, ein Addierwerk mit einer Anzahl von Stu- ; fen die jeweils mit einer anderen Stufe des Speicherregisters verbunden sind, an das Addierwerk angeschlossene Schaltmittel : zur Übertragung elektrischer Signale von der Ausgäbevorrich-* . tung des Schieberegisters an das Addierwerk, ein mit dem Addierwerk verbundenes·Summenregister9 in welchem sich bei Beendigung der Rechenoperation die Lösung befindet * mit dem Summenregister verbundene Schaltmittel zur reihenweisen Spei- ■ chörung von Zahlen im Summenregister, welche die Summe der im Speicherregister gespeicherten Zahl und jeder Schemazahl darstellen, wenn sich am Ausgang des Eingabregiäters eine Eins befindet, und durch zwischen das Summenregister und das Speicherregister geschaltete Mittel zur Übertragung der Zahl des Summenregisters auf das Speicherregister. ;23. Binäre Rechenanlage mit einem Quadrierwerk in Verbindung mit dem Schemabildner nach Anspruch 18, gekennzeichnet durch ein Eingaberegister zur Speicherung der Bits einer zu quadrierenden Eingabezahl, ein Addierwerk, ein zunächst leeres Teilsummenregister, ein Gesamtsummenregister, dritte logische mit dem Eingaberegister verbundene Schaltmittel, die in Abhängigkeit von einem jeden Binärbit "1" in der Eingabezahl die entsprechende Schemazahl an das Addierwerk übertragen, zwischen das Addierwerk und das Gesamtsummenregister geschaltete Mittel zur reihenweisen Speicherung der Summe jeder Schemazahl und des Inhalts des Teilsummenregisters im109884/1567 - 59 -BAD ORIGINAL-Gesamtsummenregisterj, zwischen das Gesamtstanmenregistep und das TeilSummenregister geschaltete Mittel zur Übertragung des Inhalts des Gesamtsummenregisters an das Teilsummenregister und mit den dritten logischen Schaltmitteln verbundene Schaltmittel, die in Abhängigkeit von einem 'W-Eit in der Eingabezahl die dritten logischen Schaltmittel sperren und die nächste Zahl im Schema modifizieren, wodurch das Quadrat der Eingabezahl im Gesaflitsummenregister gespeichert wird.4 0 <1 (T fs Tt
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Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4181970A (en) * | 1973-10-08 | 1980-01-01 | Nippon Telegraph And Telephone Public Corporation | Digital attenuator for compressed PCM signals |
| US3983538A (en) * | 1974-05-01 | 1976-09-28 | International Business Machines Corporation | Universal LSI array logic modules with integral storage array and variable autonomous sequencing |
| JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
| JPS62256129A (ja) * | 1986-04-30 | 1987-11-07 | Sony Corp | 演算処理装置 |
| US5047973A (en) * | 1989-04-26 | 1991-09-10 | Texas Instruments Incorporated | High speed numerical processor for performing a plurality of numeric functions |
| US5097434A (en) * | 1990-10-03 | 1992-03-17 | The Ohio State University Research Foundation | Hybrid signed-digit/logarithmic number system processor |
| US5235221A (en) * | 1992-04-08 | 1993-08-10 | Micron Technology, Inc. | Field programmable logic array with speed optimized architecture |
| US5331227A (en) * | 1992-05-15 | 1994-07-19 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line |
| US5287017A (en) * | 1992-05-15 | 1994-02-15 | Micron Technology, Inc. | Programmable logic device macrocell with two OR array inputs |
| US5384500A (en) * | 1992-05-15 | 1995-01-24 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes |
| US5220215A (en) * | 1992-05-15 | 1993-06-15 | Micron Technology, Inc. | Field programmable logic array with two or planes |
| US5300830A (en) * | 1992-05-15 | 1994-04-05 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control |
| US5298803A (en) * | 1992-07-15 | 1994-03-29 | Micron Semiconductor, Inc. | Programmable logic device having low power microcells with selectable registered and combinatorial output signals |
| US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
| KR0175974B1 (ko) * | 1995-07-04 | 1999-05-15 | 김은영 | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2934268A (en) * | 1956-05-28 | 1960-04-26 | Bell Telephone Labor Inc | Square root computer |
| GB1076186A (en) * | 1962-11-01 | 1967-07-19 | Gen Precision Inc | Improvements in or relating to digital computing circuits |
| US3374463A (en) * | 1964-12-23 | 1968-03-19 | Bell Telephone Labor Inc | Shift and rotate circuit for a data processor |
-
1967
- 1967-05-02 US US635552A patent/US3535498A/en not_active Expired - Lifetime
-
1970
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Legal Events
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