SU516037A1 - Устройство дл вычислени кубического корн - Google Patents

Description

1

Изобретение отиоситс  к области вычислительной техни1ки и может быть исиользовано дл  аппаратной реализации подпрограммы вычислени  элементарных функпий в специализированных цифровых вычислительных машинах с фиксированной зап той.

Известно устройство дл  вычислени  корн , содержащее накопительные сдвигающие регистры, регистр пам ти, блок управлени , одноразр дные комбинационные сум(маторы и элемент анализа сходимости.

Недостатком известного устройства  вл етс  сравнительно низ«ое быстродействие.

Цель изобретени  - повышение быстродействи  устройства.

Это достигаетс  тем, что предлагаемое устройство дополнительно содержит одноразр дные сумматоры и блок формировани  коистаит, первый выход которого соединен с входом одноразр дного комбинационного сумматора псевдоумножител , второй выход блока формировани  констант соединен через два одноразр дных сумматора с уп|равл емым входом одноразр дного сумматора псевдоделител , выходы предпоследнего и последнего разр дов накопительного сдвигающего регистра первого псевдоу множител  соединены с входами соответствующих одноразр дных суММаторов.

На чертеже иоказаата блок-схема устройства дл  вычислени  кубического корн , где 1-7 - одноразр дные сумматоры-вычитатели; 8-12 - накопительные сдвигающие регистры; 13 - блок формировани  констант;

14- элемент анализа знака псевдочастного;

15- элемент аиалнза сходимости; 16 - элемент управлени ; 17 -вход сброса элемента управлени ; 18, 19 - выходы тактовых сдвигающих импульсов дл  продвижени  информации и первоначального сдвига на одни разр д; 20 - выход тактовых сдвигающих импульсов дл  продвижени  информации и первоначального сдвига на три разр да; 21 - выход та.ктовых сдвигающих импульсов дл  продвижени  информации; 22 - знаковый разр д псевдочастного; 23 - управл емый вход сумматора-йычнтател .

Иараллельно-последовател1м1а  структура устройства, обеспечивающа  оптимальное соотношение между быстродействием и СЛОЖиостью , состоит из четырех рециркул ционных  чеек. Кажда   чейка состоит из накопительного сдвигающего регистра и одноразр дного сумматора-вычитател , вход и выход :которого соединены с выходом и входом накопительного регистра.

Вход сумматора-вычитател  1 соединен с выходол предпоследнего разр да накопительного сдвигающего регистра 8. Выход последпего разр да накопительного сдвигающего

регистра 8 соединен с входом сумматора-вычитател  2, выход последиего соединен с вторым входом сумматора-вычитател  3, основной вход которого соединен с выходом накопительного сдвигающего регистра 10. Выход регистра одновременно соединен с входом сумматора 4. Выход последнего через сумматор-Бычитатель 5 одновременно с выходом предпоследнего разр да накопительного сдвигающего регистра 8 св зан с вторым входом сумматора-вычитател  6, основной вход которого соединен с выходом накопительного сдвигающего регистра 11 псевдоделител .

Знаковый разр д 22 накопительного сдвигающего регистра 11 через элемент 14 анализа з,на1ка псевдочастного соединен с входами управлени  сумматоров-вычитателей 1, 2, 5, 6 и 7. Остальные разр ды 1нако:пи1ельного сдвигающего регистра 11 соединены с входами элемента 15 анализа сходимости. Выход элемента 15 анализа сходимости соединен с входом сброса 17 элемента управлени  16. С выходов 18-21 элемента управлени  16 на сдвигающие входы всех регистров и вход блока 13 формировани  консталт подаютс  тактовые сдвигающие импульсы. С выходов 18 и 19 в промежутках между серИей тактовых сдвигающих имнульсов дл  продвижени  информации подаетс  имлульс дл  сдвига на один разр д вправо от зап той содержани  накопителыных сдв-игающих регистров 8 и 10. С выхода 20 аналогично подаютс  импульсы дл  сдвига на три разр да вправо от зап той содержани  накопительного сдвигающего регистра 9, выход которого соединен с его входом . К второму входу сумматора-вычитател  7 псевдоумножител  подключен выход блока 13 формировани  констант. Второй выход блока 13 формировани  констант св зан с входом сумматора 4. Блок 13 формировани  констант вырабатывает одновременно две константы 2 - (у+ 1) и 2 - 3(у f 1)

Процесс вычислени  кубического корн  основан на разностно-итерационном алгоритме из разоюстных рокуррситпых соорнощений.

,Zo х. z/и - -7-.j /- - r/,.2-3(,,.

+ 1 1при Zy о

signZy - 1 1при 2:у О

.0 -(/тП

.Ьо 0. &/.и У,1иЗ

+ ,(

Со 0. Су.-, У,чгЗ-2-2(/+и dj-Kj .

С +,3-2-2(«:)гТ Хо 0,375. (;.,, 32-з().:. 7

Д„: (Я+2)

Уо 0. У/+1 У у + (у2-(/-) У „+1 -КГ , где / - номер итерации,

5 п - число двоичных разр дов аргумента. В основу вычислений положен иринцип псевдоделени  и псевдоумножени  в итерационном процессе. Псевдооперации выполн ютс  при помощи элементарных операций 10 сложени  - вычитани  и сдвига. Цикл вычислени  состоит из п + 1 Итераций. В каждой итерации все разностные рекуррентные СООТНОЩ6НИЯ рещаютс  параллельно. Каждое соотношение вычисл етс  последовательно за 15 (п + т -г 3) тактов, где т - число дополнительных разр дов дл  компенсации погрешности усечени  при сдвиге, 3 - максимальное число сдвигающих импульсов дл  предварительного сдвига.

20 В начальном состо нии в накопите«пьных сдвигающих регистрах 8, 10 и 12-нулевые значени , в регистре 9 - значение 0,375, а в регистр И заноситс  значение аргумента. Перед первым шагом сдвиг содержани  регистров 8, 25 9 и 10 не производитс .

Сигнал q с выхода элемента 14 анализа знака псевдочастного определ ет режим сложени  ИЛИ вычитани  в сумматорах 1, 2, 5, 6 и 7. После каждой итерации определ етс  30 значение очередной цифры псевдочасгного qj дл  следующей итерапии.

В любой итерации с выходов 18-21 элемента управлени  16 поступает сери  тактовых сдвигающих импульсов дл  продвижени  35 информации в накопительных сдвигающих регистрах . В зависимости от значени  цифры qj в сумматорах-вычитател х нроизводитс  сложение , либо вычитание содержаний соответствующих регистров согласно алгоритму. При 40 этом результаты действий с выходов су.мматоров-Бычитателей занрюываютс  младщими разр дами вперед в освобождающиес  при продвижении информации старшие разр ды накопительных регистров.

45 После каждой итерации производитс  сдвиг вправо от двоичной зап той содержа1 и  naiconnTe.ibHbix сдвигающих регистров 8 и 10 на один разр д, а содержание накопительного сд1внгаюн,его регистра 9 на три разр да. После этого начинаетс  продвижение информации во всех рег гстрах дл  выполне )1и  арифметических операций.

После выполнени  п + 1 итераций в накопительном сдвигающем регистре 11 содержа5 ние равно нулю, в накопительных сдвигающих регистрах 8, 9 и 10 находитс  около нулевого значени , в накопительном сдвигающем регистре 12 содержание равно искомой функции - кубическому корню из заданного O аргумента.

Однако дл  большинства значений аргумента итерацио1нный процесс сходитс  на итерации, номер которой меньше п. При этом в накопительном сдвигающем регистре 11 содержание равно нулю, и элемент

анализа сходимости 15 выдает силнал (Z j 0) на вход 17 сброса элемента управлени  16, который прекращает выдавать тактовые сдвигающие импульсы «а следующей итерации . В Накопительном сдвигающем регистре 12 находитс  точное значение кубического корн . Благодар  асинхронному режиму работы вычисл-ительного устройства быстродействие дополнительно повыщаетс  более чем на 20%.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  кубического корн , содержащее накопительные сдвигающие регистры, управл ющие входы которых соединены с соответствующими выходами блока управлени ; одноразр дные сумматоры , управл ющие входы которых соединены с выходом элемента анализа знака, вход элемента анализа знака соединен с выходом злакового разр да накопительного сдвигающего регистра псевдоделител , все выходы разр дов которого соединены с входами элемента

   анализа сходимости, выход которой соединен с входом сброса элемента управлени , отличающеес  тем, что, с целью повыщени  быстродействи , оно дополнительно содержит одноразр дные cyMiMaTopH и блок фор|Мировани  констант, первый выход которого соединен с входом одноразр дного комбинационного сумматора пс&вдоумножител , второй выход блока формировани  констант соединен через два одноразр дных сумматора с управл емым входом одноразр дного сумматора псевдоделител , выходы предпоследнего « последнего разр дов накопительного сдвигающего регистра первого псеьдоумножнтел  соединены с входа ми соответствующих одноразр дных сумматоров.