JPH02245824A - 除算方式 - Google Patents
除算方式Info
- Publication number
- JPH02245824A JPH02245824A JP1066256A JP6625689A JPH02245824A JP H02245824 A JPH02245824 A JP H02245824A JP 1066256 A JP1066256 A JP 1066256A JP 6625689 A JP6625689 A JP 6625689A JP H02245824 A JPH02245824 A JP H02245824A
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- carry
- adder
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- quotient
- division
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- 238000000034 method Methods 0.000 claims description 24
- 238000004321 preservation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 241000030538 Thecla Species 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
除数の逆数近似値を乗算器を用いて処理し、部分商を求
める操作の繰り返しにより最終的な商を求める収束型除
算方式に関し、 従来の収束型除算方式では、ｌ演算サイクルあたり、２
回の演算データのループバックが必要であり、該ループ
バック中の桁上げ先見加算器（ＣＰＡ）での演算処理が
遅く、全体の処理速度が向上し得なかった問題の解決を
目的とし、桁上げ保存加算器（Ｃ３Ａ）の出力信号なる
キャリー及びサム信号を入力とし、上記乗算器ゲートの
制御信号を発生する除算用デコーダを設け、桁上げ保存
加算器（ＣＳ＾）の出力をキャリー先見加算器（ＣＰＡ
）を通すことなしにループバックして演算サイクルを継
続するよう構成する。
める操作の繰り返しにより最終的な商を求める収束型除
算方式に関し、 従来の収束型除算方式では、ｌ演算サイクルあたり、２
回の演算データのループバックが必要であり、該ループ
バック中の桁上げ先見加算器（ＣＰＡ）での演算処理が
遅く、全体の処理速度が向上し得なかった問題の解決を
目的とし、桁上げ保存加算器（Ｃ３Ａ）の出力信号なる
キャリー及びサム信号を入力とし、上記乗算器ゲートの
制御信号を発生する除算用デコーダを設け、桁上げ保存
加算器（ＣＳ＾）の出力をキャリー先見加算器（ＣＰＡ
）を通すことなしにループバックして演算サイクルを継
続するよう構成する。
［産業上の利用分野］
本発明は、除数の逆数近似値を乗算器を用いて処理し、
部分商を求める操作の繰返しにより最終的な商を求める
収束型除算器に関し、特に比較的小規模な機構で高速に
除算を行い、かつ同等の速度を有する従来の演算装置と
比較して、装置の規模を縮小し得る除算器を提供するこ
とを目的とする。
部分商を求める操作の繰返しにより最終的な商を求める
収束型除算器に関し、特に比較的小規模な機構で高速に
除算を行い、かつ同等の速度を有する従来の演算装置と
比較して、装置の規模を縮小し得る除算器を提供するこ
とを目的とする。
［従来の技術］
従来、比較的小規模な機構で１サイクル当たり複数ビッ
トの商を得る除算を行うには、商予測による高基数除算
方式（第２図に示す）と乗算器を用いた収束型除算方式
（第３図に示す）とがある。
トの商を得る除算を行うには、商予測による高基数除算
方式（第２図に示す）と乗算器を用いた収束型除算方式
（第３図に示す）とがある。
前者の場合は、１回のループバックで１演算サイクルが
完了する。ところが、ｎビットの商を予測するために除
数２ｎ千１ビツト、部分剰余ｎ＋１ビットをデコードし
なければならない。
完了する。ところが、ｎビットの商を予測するために除
数２ｎ千１ビツト、部分剰余ｎ＋１ビットをデコードし
なければならない。
つまり、１サイクル当たり求める商を多くするためには
商予測デコーダをきわめて大きくせねばならない。従っ
て、この高基数除算方式はあまり高い性能を実現するこ
とは困難である。
商予測デコーダをきわめて大きくせねばならない。従っ
て、この高基数除算方式はあまり高い性能を実現するこ
とは困難である。
後者の場合、デコーダのサイズはｎビットの商あたりｎ
＋１ビットで十分であり、より多くの商を１演算サイク
ルで求められる。しかしながら、この方式ではｌ演算サ
イクルを完了するのに部分商を求めるサイクルと部分乗
除を求めるサイクルの２回のループバックが必要である
。
＋１ビットで十分であり、より多くの商を１演算サイク
ルで求められる。しかしながら、この方式ではｌ演算サ
イクルを完了するのに部分商を求めるサイクルと部分乗
除を求めるサイクルの２回のループバックが必要である
。
従って、この方式で前者と同等の性能を得るためには、
■演算サイクル当たり求められる商のビット数を十分多
くする必要がある。
■演算サイクル当たり求められる商のビット数を十分多
くする必要がある。
［発明が解決しようとする課題］
先に述べたように、乗算器を用いた収束型除算方式は、
高基数除算方式に比べ、ｌ演算サイクルあたり求められ
る商のビット数が多いが、部分商と部分剰余を求めるた
めに２回の演算データのループバックが必要となる。そ
のため、第３図において、桁上げ保存加算器（Ｃ９Ａ）
と、桁上げ先見加算器（ＣＰＡ）とを２回通過する必要
が生じる。一般に桁上げ保存加算器（ＣＳＡ）での演算
速度は比較的高速であるが、桁上げ先見加算器（ＣＰＡ
）では本質的に桁上げの伝播時間が必要であり、比較的
演算速度が遅いため、上記乗算器を用いた収束型除算方
式は、処理速度の点では、あまり優れた方式とは言えな
かった。
高基数除算方式に比べ、ｌ演算サイクルあたり求められ
る商のビット数が多いが、部分商と部分剰余を求めるた
めに２回の演算データのループバックが必要となる。そ
のため、第３図において、桁上げ保存加算器（Ｃ９Ａ）
と、桁上げ先見加算器（ＣＰＡ）とを２回通過する必要
が生じる。一般に桁上げ保存加算器（ＣＳＡ）での演算
速度は比較的高速であるが、桁上げ先見加算器（ＣＰＡ
）では本質的に桁上げの伝播時間が必要であり、比較的
演算速度が遅いため、上記乗算器を用いた収束型除算方
式は、処理速度の点では、あまり優れた方式とは言えな
かった。
本発明は、上記問題点に鑑みなされたものであり、上記
ループバックの遅延時間に最も大きな影響を与えている
桁上げ先見加算器（ＣＰＡ）を通さずに、演算データを
ループバックすることで演算サイクルの速度を向上した
除算方式を提供することを目的とする。
ループバックの遅延時間に最も大きな影響を与えている
桁上げ先見加算器（ＣＰＡ）を通さずに、演算データを
ループバックすることで演算サイクルの速度を向上した
除算方式を提供することを目的とする。
［課題を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
載した手段により達成される。
すなわち、本発明は、乗算器ゲート、該乗算器ゲートに
接続される桁上げ保存加算器、及び該桁上げ保存加算器
に接続される桁上げ先見加算器で構成される乗算器と、
除数の逆数近似値を求める逆数近似テーブルとを有し、
被除数と除数の逆数近似値とを上記乗算器を用いて処理
し、部分商を求める操作を繰り返すことで除算を行う演
算方式において、 上記桁上げ保存加算器の出力信号なるキャリー及びサム
信号を入力とし、上記乗算器ゲートの制御信号を発生す
る除算用デコーダを設け、桁上げ保存加算器の出力を桁
上げ先見加算器を通すことなしにループバックして演算
サイクルを継続する除算方式である。
接続される桁上げ保存加算器、及び該桁上げ保存加算器
に接続される桁上げ先見加算器で構成される乗算器と、
除数の逆数近似値を求める逆数近似テーブルとを有し、
被除数と除数の逆数近似値とを上記乗算器を用いて処理
し、部分商を求める操作を繰り返すことで除算を行う演
算方式において、 上記桁上げ保存加算器の出力信号なるキャリー及びサム
信号を入力とし、上記乗算器ゲートの制御信号を発生す
る除算用デコーダを設け、桁上げ保存加算器の出力を桁
上げ先見加算器を通すことなしにループバックして演算
サイクルを継続する除算方式である。
［作 用］
除数の逆数近似値を乗算器を用いて処理し、部分商を求
める方式の除算器に対し、これまで桁上げ先見加算器（
ＣＰＡ）の出力をループバックしていたのを、桁上げ保
存加算器（Ｃ３＾）から出力された、キャリーとサムを
除算用デコーダにループバックするように変更する。こ
の除算用デコーダは２組の入力を直接デコードし、乗算
器ゲートを制御できるよう構成されている。
める方式の除算器に対し、これまで桁上げ先見加算器（
ＣＰＡ）の出力をループバックしていたのを、桁上げ保
存加算器（Ｃ３＾）から出力された、キャリーとサムを
除算用デコーダにループバックするように変更する。こ
の除算用デコーダは２組の入力を直接デコードし、乗算
器ゲートを制御できるよう構成されている。
従って、比較的演算速度の遅い桁上げ先見加算器（ＣＰ
Ａ）での演算結果を得ることなしに演算サイクルを継続
でき、処理速度の高速化と、小型化が達成される。
Ａ）での演算結果を得ることなしに演算サイクルを継続
でき、処理速度の高速化と、小型化が達成される。
［実施例コ
第１図は本発明の一実施例を示す除算器の構成ブロック
図を示しており、１は除数の逆数近似値を求めるための
逆数近似テーブル、２は除数又は除数の逆数近似値を選
択するデータセレクタゲルト、３は除算用デコーダ、４
．５は乗算器ゲート、６は桁上げ保存加算器（ＣＳＡ）
、７は桁上げ先見加算器（ＣＰ＾）、８は部分剰余の
符号判定用の桁上げ先見加算器（ＣＬ＾）、９は部分剰
余ループバック、１０はデータセレクタゲート、１１は
部分商補正パス、１５〜２４はデータ保持用の各ラッチ
を表わしている。
図を示しており、１は除数の逆数近似値を求めるための
逆数近似テーブル、２は除数又は除数の逆数近似値を選
択するデータセレクタゲルト、３は除算用デコーダ、４
．５は乗算器ゲート、６は桁上げ保存加算器（ＣＳＡ）
、７は桁上げ先見加算器（ＣＰ＾）、８は部分剰余の
符号判定用の桁上げ先見加算器（ＣＬ＾）、９は部分剰
余ループバック、１０はデータセレクタゲート、１１は
部分商補正パス、１５〜２４はデータ保持用の各ラッチ
を表わしている。
まず、本実施例の除算器の基本的な動作原理について説
明する。
明する。
除算で、Ａを被除数、Ｂを除数、Ｃを商とする場合、
Ａ＋Ｂ＝Ｃ（ここではＡ＞Ｂとする）
は次のように変更できる。
ＡＸＢ−’＝に
こで、“ｂ“をＢ ＋ １ ｓのｎ＋１桁までで切り揄
てた近似値とすると、 Ａｘｂ＝Ｃ’ （ｎビットめで切り揄で）ここで得ら
れたＣ゛は、Ｃをｎビットめで切り橋てた値をＣとする
と、 ｃ’ ＝ｃ、又はＣ−１ である。従って、以下の演算を必要なだけ繰り返すこと
で完全部を求められる。
てた近似値とすると、 Ａｘｂ＝Ｃ’ （ｎビットめで切り揄で）ここで得ら
れたＣ゛は、Ｃをｎビットめで切り橋てた値をＣとする
と、 ｃ’ ＝ｃ、又はＣ−１ である。従って、以下の演算を必要なだけ繰り返すこと
で完全部を求められる。
・Ａ 、 Ｘ ｂ ＝ Ｃｈ・・・（１）（Ａ、：部分
剰余、Ｃ１：部分商） ・ 八 〇 −１３Ｘ （：、 ｒ、 ＝
Ａ ｎ ＋ ＋ ・・・ （２ンすなわち、
（１）式は部分商を求める基本式であり、（２）式は部
分剰余を求める基本式となる。
剰余、Ｃ１：部分商） ・ 八 〇 −１３Ｘ （：、 ｒ、 ＝
Ａ ｎ ＋ ＋ ・・・ （２ンすなわち、
（１）式は部分商を求める基本式であり、（２）式は部
分剰余を求める基本式となる。
以上の操作を本実施例では次の手順で実行する。
（ａ）初期設定として、ｎビットの商を求めるために、
まず、被除数・除数をラッチ１５．１６にセットする。
まず、被除数・除数をラッチ１５．１６にセットする。
同時に、除算用デコーダ３のラッチ１８にも被除数をセ
ットしておく。また、除数から逆数近似テーブル１を引
いて逆数近似値を求めておく。
ットしておく。また、除数から逆数近似テーブル１を引
いて逆数近似値を求めておく。
（ｂ）実際の演算サイクルは、部分商を求める部分商サ
イクルをまず行い、続いて部分剰余を求める部分剰余と
サイクルを実行してＭＩ！成されている。
イクルをまず行い、続いて部分剰余を求める部分剰余と
サイクルを実行してＭＩ！成されている。
（ｃ）部分商サイクルは除算用デコーダ３に被除数、乗
算器ゲート４．５に逆数近似値がセットされ、Ｃ８Δ６
からは部分商が出力される。
算器ゲート４．５に逆数近似値がセットされ、Ｃ８Δ６
からは部分商が出力される。
この部分商は除算用デコーダ３とＣＰＡ７に送られる。
（ｄ）続いて部分剰余サイクルが実行される。このサイ
クルでは部分剰余ループバックで部分剰余をＣ３Ａ６に
戻し、除算用デコーダ３に部分商、乗算器ゲート４．５
に除数がセットされる。その結果、Ｃ３Ａ６からは部分
剰余が出力される。
クルでは部分剰余ループバックで部分剰余をＣ３Ａ６に
戻し、除算用デコーダ３に部分商、乗算器ゲート４．５
に除数がセットされる。その結果、Ｃ３Ａ６からは部分
剰余が出力される。
（ｅ）また、つぎの部分剰余サイクルまでにＣＬＡ８か
ら部分剰余の符号が出力され、部分商と同時に除算用デ
コーダ３に送られる。同時に、この符号を用いてそのサ
イクルの部分商を補正する。
ら部分剰余の符号が出力され、部分商と同時に除算用デ
コーダ３に送られる。同時に、この符号を用いてそのサ
イクルの部分商を補正する。
（ｆ）以上の補正処理は、このプロセスで求められる部
分商は、正しい部分商より１だけ小さい可能性があるた
めであり、これに対処するため、部分商補正バス１１を
通じて、１だけ余計に引算するように設定する。そのた
め、部分商が正しかった場合、部分剰余はマイナスにな
り、同時に次の部分商もマイナスになる。
分商は、正しい部分商より１だけ小さい可能性があるた
めであり、これに対処するため、部分商補正バス１１を
通じて、１だけ余計に引算するように設定する。そのた
め、部分商が正しかった場合、部分剰余はマイナスにな
り、同時に次の部分商もマイナスになる。
この場合は次のように対処する。
Ｘビットづつ商を求めている場合は、１余計に引いてし
まった場合の部分剰余は Ａ、−２” ＸＢ である。従って、この部分剰余を用いて求めた部分商は
（Ｃ＞Ｃだから） （Ａ、−２” ＸＢ）ｘｂ＝ｃｎ−２”＋へζＣ，−２
Ｘ つまり、符号がマイナスになった部分商は正しい部分商
の２の補数である。
まった場合の部分剰余は Ａ、−２” ＸＢ である。従って、この部分剰余を用いて求めた部分商は
（Ｃ＞Ｃだから） （Ａ、−２” ＸＢ）ｘｂ＝ｃｎ−２”＋へζＣ，−２
Ｘ つまり、符号がマイナスになった部分商は正しい部分商
の２の補数である。
以上のことを考慮して除算用デコーダ３を作らねばなら
ない。このデコーダへの入力は２組あり、通常はこの２
つの入力は加算されていなければならない。従って各ビ
ットがとりつる値は［０，１，２］である。つまり、各
ビットが駆動する乗算器ゲートは２Ｘ［−１、−２］が
必要である。ところで、２つの全入力を加えた結果、出
力されるキャリーは本来無視すべきなので最上位および
次のビットを下の表−１のように補正する。
ない。このデコーダへの入力は２組あり、通常はこの２
つの入力は加算されていなければならない。従って各ビ
ットがとりつる値は［０，１，２］である。つまり、各
ビットが駆動する乗算器ゲートは２Ｘ［−１、−２］が
必要である。ところで、２つの全入力を加えた結果、出
力されるキャリーは本来無視すべきなので最上位および
次のビットを下の表−１のように補正する。
部分剰余を補正するために、各ビットが駆動する乗算器
ゲート４．５の符号を十にして加えればよい。この場合
も先はどと同様に最上位および次のビットを下の表−２
のように補正する。
ゲート４．５の符号を十にして加えればよい。この場合
も先はどと同様に最上位および次のビットを下の表−２
のように補正する。
マイナスの符号を持った部分商が入力された場合は、こ
の値は２の補数表現の部分商であるから（２Ｘ−Ｃ，）
、マイナスとなった［発明の効果］ 以上説明したように、本発明によれば商予測による高基
数除算方式より高速に演算を行うことができる。また乗
算器を用いた収束型方式に比べ、１サイクル当たり求め
られる商は約半分であるが、演算速度が速いため同等以
上の性能が期待できる。しかも逆数近似テーブルのサイ
ズがかなり小さくできるため、演算器を小型化できるだ
けでなく、より高速な演算器を実現することが可能とな
る。
の値は２の補数表現の部分商であるから（２Ｘ−Ｃ，）
、マイナスとなった［発明の効果］ 以上説明したように、本発明によれば商予測による高基
数除算方式より高速に演算を行うことができる。また乗
算器を用いた収束型方式に比べ、１サイクル当たり求め
られる商は約半分であるが、演算速度が速いため同等以
上の性能が期待できる。しかも逆数近似テーブルのサイ
ズがかなり小さくできるため、演算器を小型化できるだ
けでなく、より高速な演算器を実現することが可能とな
る。
神つ峡
第１図は本発明の一実施例を示す除算器の構成ブロック
図、第２図は商予測による高基数除算方式を示す図、第
３図は乗算器を用いた収束型除算方式を示す図である。 ｌ・・・逆数近似テーブル、２・・・データセレクタゲ
ート、３・・・除算用デコーダ、４．５・・・乗算器ゲ
ート、６・・・桁上げ保存加算器、７・・・桁上げ先見
加算器（ＣＰ＾）、８・・・桁上げ先見加算器（ＣＬＡ
）、９・・・部分剰余ループバック、１０・・・データ
セレクタゲート、１１・・・部分商補正パス、１５〜２
４・・・データ保持用の各ラッチ 一一一一：ループバック・パス
図、第２図は商予測による高基数除算方式を示す図、第
３図は乗算器を用いた収束型除算方式を示す図である。 ｌ・・・逆数近似テーブル、２・・・データセレクタゲ
ート、３・・・除算用デコーダ、４．５・・・乗算器ゲ
ート、６・・・桁上げ保存加算器、７・・・桁上げ先見
加算器（ＣＰ＾）、８・・・桁上げ先見加算器（ＣＬＡ
）、９・・・部分剰余ループバック、１０・・・データ
セレクタゲート、１１・・・部分商補正パス、１５〜２
４・・・データ保持用の各ラッチ 一一一一：ループバック・パス
Claims (1)
- 【特許請求の範囲】 乗算器ゲート、該乗算器ゲートに接続される桁上げ保存
加算器、及び該桁上げ保存加算器に接続される桁上げ先
見加算器で構成される乗算器と、除数の逆数近似値を求
める逆数近似テーブルとを有し、被除数と、除数の逆数
近似値とを上記乗算器を用いて処理し、 部分商を求める操作を繰り返すことで除算を行う演算方
式において、 上記桁上げ保存加算器の出力信号なるキャリー及びサム
信号を入力とし、上記乗算器ゲートの制御信号を発生す
る除算用デコーダを設け、桁上げ保存加算器の出力を桁
上げ先見加算器を通すことなしにループバックして演算
サイクルを継続することを特徴とする除算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066256A JPH02245824A (ja) | 1989-03-20 | 1989-03-20 | 除算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066256A JPH02245824A (ja) | 1989-03-20 | 1989-03-20 | 除算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245824A true JPH02245824A (ja) | 1990-10-01 |
Family
ID=13310601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066256A Pending JPH02245824A (ja) | 1989-03-20 | 1989-03-20 | 除算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245824A (ja) |
-
1989
- 1989-03-20 JP JP1066256A patent/JPH02245824A/ja active Pending
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