JPS61294553A - 命令処理方式 - Google Patents
命令処理方式Info
- Publication number
- JPS61294553A JPS61294553A JP13739585A JP13739585A JPS61294553A JP S61294553 A JPS61294553 A JP S61294553A JP 13739585 A JP13739585 A JP 13739585A JP 13739585 A JP13739585 A JP 13739585A JP S61294553 A JPS61294553 A JP S61294553A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- contents
- register
- store
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アドレスコンベア回路のコンベアアドレスと比較するた
めに次命令アドレス、ロード／ストアアドレスが入力さ
れていること、またアドレス一致検出を常時実行しなく
てもよいことに注目して、アドレスコンベア回路の比較
回路の入力の選択全変更して次命令アドレスとロード／
ストアアドレスとを比較して先取りした命令に対してス
トア命令が発行されたことを確認するようＫした構成が
示されている。
めに次命令アドレス、ロード／ストアアドレスが入力さ
れていること、またアドレス一致検出を常時実行しなく
てもよいことに注目して、アドレスコンベア回路の比較
回路の入力の選択全変更して次命令アドレスとロード／
ストアアドレスとを比較して先取りした命令に対してス
トア命令が発行されたことを確認するようＫした構成が
示されている。
本発明は命令処理装置に係り、特に、先取りした命令の
アドレスに対してストア命令が発行された場合の先取り
した命令を無効とする処理をアドレスコンベア回路を共
用して実行する命令処理装置に関する。
アドレスに対してストア命令が発行された場合の先取り
した命令を無効とする処理をアドレスコンベア回路を共
用して実行する命令処理装置に関する。
先取りした命令のアドレスに対してストア命令が発行さ
れたことを確認する方法としてはストアアドレスと命令
アドレスとの比較によっておこなうのが一般的である。
れたことを確認する方法としてはストアアドレスと命令
アドレスとの比較によっておこなうのが一般的である。
ストアアドレスと命令アドレスの比較の従来方法として
＃′ｊＡＬＵを使用する方式と専用の回路を持つ方法が
ある。
＃′ｊＡＬＵを使用する方式と専用の回路を持つ方法が
ある。
前者はストアアドレスと命令アドレスの比較のためにＡ
ＬＵ’に専有するために命令の処理時間が遅延するとい
う欠点があり、後者はハードウェアの増加という欠点が
ある。
ＬＵ’に専有するために命令の処理時間が遅延するとい
う欠点があり、後者はハードウェアの増加という欠点が
ある。
上記問題点を解決するために本発明は、次命令アドレス
を保持するレジスタの内容またはロード／ストア系命令
を実行するときの対驚メモリのロード／ストアアドレス
を保持するレジスタの内容のうち選択されたいずれか一
方のレジスタの内容と、指示されたアドレスを保持する
アドレスコン−ベアレジスタの内容とを比較する手段を
有し、比較結果が一致した場合、命令停止等の保守動作
を行なうアドレスコンベア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンベア機構の比較手段を用いて、前記次
命令アドレスを保持するレジスタの内容と前記ロード／
ストア系命令を実行するときの対象メモリのロード／ス
トアアドレスを保持するレジスタの内容とを比較する機
構を設け、 先取りした命令のアドレスに対して命令先取シ後先行し
て実行されたストア命令がストア動作したことを検出し
前記命令先取り機構に先取り無効を指示する動作を、前
記比較手段の出力にもとづいて行なうことを特徴とする
。
を保持するレジスタの内容またはロード／ストア系命令
を実行するときの対驚メモリのロード／ストアアドレス
を保持するレジスタの内容のうち選択されたいずれか一
方のレジスタの内容と、指示されたアドレスを保持する
アドレスコン−ベアレジスタの内容とを比較する手段を
有し、比較結果が一致した場合、命令停止等の保守動作
を行なうアドレスコンベア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンベア機構の比較手段を用いて、前記次
命令アドレスを保持するレジスタの内容と前記ロード／
ストア系命令を実行するときの対象メモリのロード／ス
トアアドレスを保持するレジスタの内容とを比較する機
構を設け、 先取りした命令のアドレスに対して命令先取シ後先行し
て実行されたストア命令がストア動作したことを検出し
前記命令先取り機構に先取り無効を指示する動作を、前
記比較手段の出力にもとづいて行なうことを特徴とする
。
本発明によれば先取りした命令のアドレスに対してスト
ア命令が発行されたことを確認する方法として、既存の
アドレスコンベアの回路を共用するようにしているので
、ハードウェア量をへらした命令処理方式を提供するこ
とが可能となる。
ア命令が発行されたことを確認する方法として、既存の
アドレスコンベアの回路を共用するようにしているので
、ハードウェア量をへらした命令処理方式を提供するこ
とが可能となる。
＠２図は従来のアドレスコンベア回路を含む命令処理装
置のブロック図である。図中、１と２は先取りレジスタ
、３は先取り制御回路、４はデコード回路、５け演算回
路（ＡＬＵ）、６は次命令アドレス保持レジスタ（ＩＡ
Ｒ）、７ｆｌロード／ストア命令アドレス保持レジスタ
（ＳＡＲ）、８と９は＋１回路、ＩＯＨアドレスコンベ
アレジスタ、１１は比較回路、１２はアドレスコンベア
制御回路、１３はアドレスコンベア成立信号（線〕であ
る。
置のブロック図である。図中、１と２は先取りレジスタ
、３は先取り制御回路、４はデコード回路、５け演算回
路（ＡＬＵ）、６は次命令アドレス保持レジスタ（ＩＡ
Ｒ）、７ｆｌロード／ストア命令アドレス保持レジスタ
（ＳＡＲ）、８と９は＋１回路、ＩＯＨアドレスコンベ
アレジスタ、１１は比較回路、１２はアドレスコンベア
制御回路、１３はアドレスコンベア成立信号（線〕であ
る。
第２図においてアドレスコンベア制御回路１２は、アド
レスコンベアレジスタ１０の内容と、次命令アドレスを
保持するレジスタ（ＩＡＲ）６の内容またｈロード／ス
トア命令のアドレスを保持するレジスタ（ＳＡＲ）７の
内容のどちらかを選択して比較してアドレスコンベア成
立信号１３ｔ−作成する。
レスコンベアレジスタ１０の内容と、次命令アドレスを
保持するレジスタ（ＩＡＲ）６の内容またｈロード／ス
トア命令のアドレスを保持するレジスタ（ＳＡＲ）７の
内容のどちらかを選択して比較してアドレスコンベア成
立信号１３ｔ−作成する。
ＩＡＲ６を選択する場合は命令アドレスのコンベア指示
の場合であ、９．５ＡＲ７を選択する場合はロード／ス
トアアドレスのコンベア指示の場合である。
の場合であ、９．５ＡＲ７を選択する場合はロード／ス
トアアドレスのコンベア指示の場合である。
第１図は、本発明の１実施例の命令処理装置のブロック
図であり、上記した第２図と同一番号のものは同一名称
のもの、１４Ｖｉ先取り無効信号（＃ｉ！入１５と１６
［選択ゲート回路である。第２図の構成に対して、比較
回路１１の一方の入力に選択ゲート回路１５が追加きれ
、アドレスコンベアレジスタ１０の内容とＩＡＲ６の内
容が入力されている。
図であり、上記した第２図と同一番号のものは同一名称
のもの、１４Ｖｉ先取り無効信号（＃ｉ！入１５と１６
［選択ゲート回路である。第２図の構成に対して、比較
回路１１の一方の入力に選択ゲート回路１５が追加きれ
、アドレスコンベアレジスタ１０の内容とＩＡＲ６の内
容が入力されている。
アドレスコンベアか制御回路１２が２つの選択ゲート回
路１５．１６に種々の選択信号を与えることに！ リ、
ＩＡＲ６，５ＡＲ７およびアドレスコンベアレジスタｌ
Ｏの３つのレジスタのうちの任意の２つのレジスタの比
較を行なうことができる。
路１５．１６に種々の選択信号を与えることに！ リ、
ＩＡＲ６，５ＡＲ７およびアドレスコンベアレジスタｌ
Ｏの３つのレジスタのうちの任意の２つのレジスタの比
較を行なうことができる。
第３図は従来のアドレスコンベア回路のタイムチャート
例であり、へのタイミングでＩＡＲとコンペアして、Ｂ
のタイミングでＳＡＲとコンベアする。
例であり、へのタイミングでＩＡＲとコンペアして、Ｂ
のタイミングでＳＡＲとコンベアする。
第４図は本発明の実施例のタイムチャート例であり、Ｃ
のタイミングでＩＡＲと５ＡＲＴｈ０ンペアして、もし
一致していた場合、先取り無効信号を発生させる。
のタイミングでＩＡＲと５ＡＲＴｈ０ンペアして、もし
一致していた場合、先取り無効信号を発生させる。
第１図に示す実施例は、１命令だけの先取９の場合であ
るが、２命令、４命令・・・・・先取りの場合には下位
の１ビツト目および下位２ビツト・・・・・を無視して
比較すればよい。
るが、２命令、４命令・・・・・先取りの場合には下位
の１ビツト目および下位２ビツト・・・・・を無視して
比較すればよい。
本発明によれば処理速度を落すことなく、またハードウ
ェア量の増加をおさえながら、先取りした命令に対する
ストア館令の発行全確認できるのでハードウェアの減少
の効果がある。
ェア量の増加をおさえながら、先取りした命令に対する
ストア館令の発行全確認できるのでハードウェアの減少
の効果がある。
第１［！ｉ！Ｊは本発明の１実施例の命令処理装置のブ
ロック図、 第２図は従来の命令処理装置のプロ、り図、第３図は従
来例のタイムチャート例、 第４図は実施例のタイムチャート例である。 ＠１図において、６は次命令アドレス保持回路、７はロ
ード／ストア命令アドレス保持レジスタ、１０はアドレ
スコンベアレジスタ、１１は比較回路、１２＃：ｔアド
レスコンベア制御回路、１５．１６は選択ゲート回路で
ある。 不発８への１γ施仲１の部今処理装置の１０・・２図第
１ 図 従来の命令屓Ｕ里装置の７・ロ、７図 第 ２ 父 従来例のタイムチャート例 第 ３ 図 零１芭倖１のタイムチマートイ川 第 ４ 閉
ロック図、 第２図は従来の命令処理装置のプロ、り図、第３図は従
来例のタイムチャート例、 第４図は実施例のタイムチャート例である。 ＠１図において、６は次命令アドレス保持回路、７はロ
ード／ストア命令アドレス保持レジスタ、１０はアドレ
スコンベアレジスタ、１１は比較回路、１２＃：ｔアド
レスコンベア制御回路、１５．１６は選択ゲート回路で
ある。 不発８への１γ施仲１の部今処理装置の１０・・２図第
１ 図 従来の命令屓Ｕ里装置の７・ロ、７図 第 ２ 父 従来例のタイムチャート例 第 ３ 図 零１芭倖１のタイムチマートイ川 第 ４ 閉
Claims (1)
- 【特許請求の範囲】 次命令アドレスを保持するレジスタの内容またはロード
／ストア系命令を実行するときの対象メモリのロード／
ストアアドレスを保持するレジスタの内容のうち選択さ
れたいずれか一方のレジスタの内容と、指示されたアド
レスを保持するアドレスコンベアレジスタの内容とを比
較する手段を有し、比較結果が一致した場合、命令停止
等の保守動作を行なうアドレスコンベア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンベア機構の比較手段を用いて、前記次
命令アドレスを保持するレジスタの内容と前記ロード／
ストア系命令を実行するときの対象メモリのロード／ス
トアアドレスを保持するレジスタの内容とを比較する機
構を設け、 先取りした命令のアドレスに対して命令先取り後先行し
て実行されたストア命令がストア動作したことを検出し
前記命令先取り機構に先取り無効を指示する動作を、前
記比較手段の出力にもとづいて行なうことを特徴とする
命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137395A JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137395A JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294553A true JPS61294553A (ja) | 1986-12-25 |
| JPH0792753B2 JPH0792753B2 (ja) | 1995-10-09 |
Family
ID=15197663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137395A Expired - Lifetime JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792753B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556222A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Data transfer unit |
| JPS55102053A (en) * | 1979-01-31 | 1980-08-04 | Toshiba Corp | Address comparison circuit |
-
1985
- 1985-06-24 JP JP60137395A patent/JPH0792753B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556222A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Data transfer unit |
| JPS55102053A (en) * | 1979-01-31 | 1980-08-04 | Toshiba Corp | Address comparison circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792753B2 (ja) | 1995-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0721619B1 (en) | Execution of data processing instructions | |
| US6421758B1 (en) | Method and system for super-fast updating and reading of content addressable memory with a bypass circuit | |
| US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
| US20050102659A1 (en) | Methods and apparatus for setting up hardware loops in a deeply pipelined processor | |
| JPS6049340B2 (ja) | 分岐命令先取り方式 | |
| JPS61294553A (ja) | 命令処理方式 | |
| US5276853A (en) | Cache system | |
| EP0292188B1 (en) | Cache system | |
| JPH0228724A (ja) | 分岐命令制御方式 | |
| JPS61250754A (ja) | 簡易型キヤツシユメモリ | |
| JP2511063B2 (ja) | パイプライン制御方式 | |
| JPH0248733A (ja) | 情報処理装置 | |
| JPH01307849A (ja) | データアクセス装置 | |
| JP2636566B2 (ja) | パイプライン制御方式 | |
| JPH04286026A (ja) | マイクロプロセッサ内の命令準備のための装置 | |
| JPS59158441A (ja) | パイプライン制御方式 | |
| JPH03119424A (ja) | 情報処理方式及び装置 | |
| JPH0348535B2 (ja) | ||
| JPS6047615B2 (ja) | 逐次化命令実行制御方式 | |
| JPH04149736A (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JPS6222155A (ja) | 情報処理装置のデバツグ方式 | |
| JPS61170830A (ja) | レジスタ参照方法 | |
| JPH04167026A (ja) | 分岐制御装置 | |
| JPH04369773A (ja) | 情報処理装置 | |
| JPS63221428A (ja) | デ−タ処理装置 |