JPH0792753B2 - 命令処理方式 - Google Patents
命令処理方式Info
- Publication number
- JPH0792753B2 JPH0792753B2 JP60137395A JP13739585A JPH0792753B2 JP H0792753 B2 JPH0792753 B2 JP H0792753B2 JP 60137395 A JP60137395 A JP 60137395A JP 13739585 A JP13739585 A JP 13739585A JP H0792753 B2 JPH0792753 B2 JP H0792753B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- instruction
- holding
- store
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Advance Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 アドレスコンペア回路のコンペアアドレスと比較するた
めに次命令アドレス，ロード／ストアアドレスが入力さ
れていること，またアドレス一致検出を常時実行しなく
てもよいことに注目して、アドレスコンペア回路の比較
回路の入力の選択を変更して次命令アドレスとロード／
ストアアドレスとを比較して先取りした命令に対してス
トア命令が発行されたことを確認するようにした構成が
示されている。
めに次命令アドレス，ロード／ストアアドレスが入力さ
れていること，またアドレス一致検出を常時実行しなく
てもよいことに注目して、アドレスコンペア回路の比較
回路の入力の選択を変更して次命令アドレスとロード／
ストアアドレスとを比較して先取りした命令に対してス
トア命令が発行されたことを確認するようにした構成が
示されている。
本発明は命令処理装置に係り、特に、先取りした命令の
アドレスに対してストア命令が発行された場合の先取り
した命令を無効とする処理をアドレスコンペア回路を共
用して実行する命令処理装置に関する。
アドレスに対してストア命令が発行された場合の先取り
した命令を無効とする処理をアドレスコンペア回路を共
用して実行する命令処理装置に関する。
先取りした命令のアドレスに対してストア命令が発行さ
れたことを確認する方法としてはストアアドレスと命令
アドレスとの比較によっておこなうのが一般的である。
ストアアドレスと命令アドレスの比較の従来方法として
はALUを使用する方式と専用の回路を持つ方法がある。
れたことを確認する方法としてはストアアドレスと命令
アドレスとの比較によっておこなうのが一般的である。
ストアアドレスと命令アドレスの比較の従来方法として
はALUを使用する方式と専用の回路を持つ方法がある。
前者はストアアドレスと命令アドレスの比較のためにAL
Uを専有するために命令の処理時間が遅延するという欠
点があり、後者はハードウエアの増加という欠点があ
る。
Uを専有するために命令の処理時間が遅延するという欠
点があり、後者はハードウエアの増加という欠点があ
る。
上記問題点を解決するために本発明は、次命令アドレス
を順次更新しつつ保持するレジスタの内容またはロード
／ストア系命令を実行するときの対象メモリのロード／
ストアアドレスを保持するレジスタの内容のうち選択さ
れたいずれか一方のレジスタの内容と、指示されたアド
レスを保持するアドレスコンペアレジスタの内容とを比
較する比較手段を有し、 比較結果が一致した場合、命令停止等の保守動作を行う
アドレスコンペア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンペアレジスタと、次命令アドレスを保
持するレジスタの値を入力し、いずれか一方の値を出力
する第１の選択手段と、 前記次命令アドレスを保持するレジスタと、ロード／ス
トア系命令を実行するときの対象メモリのロード／スト
アアドレスを保持するレジスタの値を入力し、いずれか
一方の値を出力する第２の選択手段を有し、 前記アドレスコンペア機構の比較手段に、前記第１の選
択手段は次命令アドレスを保持するレジスタの値を出力
し、前記第２の選択手段はロード／ストアアドレスを保
持するレジスタの値を出力することにより、前記比較手
段は、前記次命令アドレスを保持するレジスタの内容と
前記ロード／ストア系命令を実行するときの対象メモリ
のロード／ストアアドレスを保持するレジスタの内容と
を比較し、 前記比較が一致した時は前記命令先取り機構に先取り無
効を指示する動作を、前記比較手段の出力に基づいて行
うことを特徴とする。
を順次更新しつつ保持するレジスタの内容またはロード
／ストア系命令を実行するときの対象メモリのロード／
ストアアドレスを保持するレジスタの内容のうち選択さ
れたいずれか一方のレジスタの内容と、指示されたアド
レスを保持するアドレスコンペアレジスタの内容とを比
較する比較手段を有し、 比較結果が一致した場合、命令停止等の保守動作を行う
アドレスコンペア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンペアレジスタと、次命令アドレスを保
持するレジスタの値を入力し、いずれか一方の値を出力
する第１の選択手段と、 前記次命令アドレスを保持するレジスタと、ロード／ス
トア系命令を実行するときの対象メモリのロード／スト
アアドレスを保持するレジスタの値を入力し、いずれか
一方の値を出力する第２の選択手段を有し、 前記アドレスコンペア機構の比較手段に、前記第１の選
択手段は次命令アドレスを保持するレジスタの値を出力
し、前記第２の選択手段はロード／ストアアドレスを保
持するレジスタの値を出力することにより、前記比較手
段は、前記次命令アドレスを保持するレジスタの内容と
前記ロード／ストア系命令を実行するときの対象メモリ
のロード／ストアアドレスを保持するレジスタの内容と
を比較し、 前記比較が一致した時は前記命令先取り機構に先取り無
効を指示する動作を、前記比較手段の出力に基づいて行
うことを特徴とする。
本発明によれば先取りした命令のアドレスに対してスト
ア命令が発行されたことを確認する方法として、既存の
アドレスコンペアの回路を共用するようにしているの
で、ハードウエア量をへらした命令処理方式を提供する
ことが可能となる。
ア命令が発行されたことを確認する方法として、既存の
アドレスコンペアの回路を共用するようにしているの
で、ハードウエア量をへらした命令処理方式を提供する
ことが可能となる。
第２図は従来のアドレスコンペア回路を含む命令処理装
置のブロック図である。図中、１と２は先取りレジス
タ、３は先取り制御回路、４はデコード回路、５は演算
回路（ALU）、６は次命令アドレス保持レジスタ（IA
R）、７はロード／ストア命令アドレス保持レジスタ（S
AR）、８と９は＋ｎ回路、10はアドレスコンペアレジス
タ、11は比較回路、12はアドレスコンペア制御回路、13
はアドレスコンペア成立信号（線）である。第２図にお
いてアドレスコンペア制御回路12は、アドレスコンペア
レジスタ10の内容と、次命令アドレスを保持するレジス
タ（IAR）６の内容またはロード／ストア命令のアドレ
スを保持するレジスタ（SAR）７の内容のどちらかを選
択して比較してアドレスコンペア成立信号13を作成す
る。IAR6を選択する場合は命令アドレスのコンペア指示
の場合であり、SAR7を選択する場合はロード／ストアア
ドレスのコンペア指示の場合である。
置のブロック図である。図中、１と２は先取りレジス
タ、３は先取り制御回路、４はデコード回路、５は演算
回路（ALU）、６は次命令アドレス保持レジスタ（IA
R）、７はロード／ストア命令アドレス保持レジスタ（S
AR）、８と９は＋ｎ回路、10はアドレスコンペアレジス
タ、11は比較回路、12はアドレスコンペア制御回路、13
はアドレスコンペア成立信号（線）である。第２図にお
いてアドレスコンペア制御回路12は、アドレスコンペア
レジスタ10の内容と、次命令アドレスを保持するレジス
タ（IAR）６の内容またはロード／ストア命令のアドレ
スを保持するレジスタ（SAR）７の内容のどちらかを選
択して比較してアドレスコンペア成立信号13を作成す
る。IAR6を選択する場合は命令アドレスのコンペア指示
の場合であり、SAR7を選択する場合はロード／ストアア
ドレスのコンペア指示の場合である。
第１図は、本発明の１実施例の命令処理装置のブロック
図であり、上記した第２図と同一番号のものは同一名称
のもの、14は先取り無効信号（線）、15と16は選択ゲー
ト回路である。第２図の構成に対して、比較回路11の一
方の入力に選択ゲート回路15が追加され、アドレスコン
ペアレジスタ10の内容とIAR6の内容が入力されている。
アドレスコンペア制御回路12が２つの選択ゲート回路1
5,16に種々の選択信号を与えることにより、IAR6,SAR7
およびアドレスコンペアレジスタ10の３つのレジスタの
うちの任意の２つのレジスタの比較を行なうことができ
る。
図であり、上記した第２図と同一番号のものは同一名称
のもの、14は先取り無効信号（線）、15と16は選択ゲー
ト回路である。第２図の構成に対して、比較回路11の一
方の入力に選択ゲート回路15が追加され、アドレスコン
ペアレジスタ10の内容とIAR6の内容が入力されている。
アドレスコンペア制御回路12が２つの選択ゲート回路1
5,16に種々の選択信号を与えることにより、IAR6,SAR7
およびアドレスコンペアレジスタ10の３つのレジスタの
うちの任意の２つのレジスタの比較を行なうことができ
る。
第３図は従来のアドレスコンペア回路のタイムチャート
例であり、ＡのタイミングでIARとコンペアして、Ｂの
タイミングでSARとコンペアする。
例であり、ＡのタイミングでIARとコンペアして、Ｂの
タイミングでSARとコンペアする。
第４図は本発明の実施例のタイムチャート例であり、Ｃ
のタイミングでIARとSARをコンペアして、もし一致して
いた場合、先取り無効信号を発生させる。
のタイミングでIARとSARをコンペアして、もし一致して
いた場合、先取り無効信号を発生させる。
第１図に示す実施例は、１命令だけの先取りの場合であ
るが、２命令,4命令……先取りの場合には下位の１ビッ
ト目および下位２ビット……を無視して比較すればよ
い。
るが、２命令,4命令……先取りの場合には下位の１ビッ
ト目および下位２ビット……を無視して比較すればよ
い。
本発明によれば処理速度を落すことなく、またハードウ
エア量と増加をおさえながら、先取りした命令に対する
ストア命令の発行を確認できるのでハードウエアの減少
の効果がある。
エア量と増加をおさえながら、先取りした命令に対する
ストア命令の発行を確認できるのでハードウエアの減少
の効果がある。
第１図は本発明の１実施例の命令処理装置のブロック
図、 第２図は従来の命令処理装置のブロック図、 第３図は従来例のタイムチャート例、 第４図は実施例のタイムチャート例である。 第１図において、６は次命令アドレス保持回路、７はロ
ード／ストア命令アドレス保持レジスタ、10はアドレス
コンペアレジスタ、11は比較回路、12はアドレスコンペ
ア制御回路、15,16は選択ゲート回路である。
図、 第２図は従来の命令処理装置のブロック図、 第３図は従来例のタイムチャート例、 第４図は実施例のタイムチャート例である。 第１図において、６は次命令アドレス保持回路、７はロ
ード／ストア命令アドレス保持レジスタ、10はアドレス
コンペアレジスタ、11は比較回路、12はアドレスコンペ
ア制御回路、15,16は選択ゲート回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋渡 明人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−56222（ＪＰ，Ａ) 特開 昭55−102053（ＪＰ，Ａ) 特開 昭58−94037（ＪＰ，Ａ)
Claims (1)
- 【請求項１】次命令アドレスを順次更新しつつ保持する
レジスタの内容またはロード／ストア系命令を実行する
ときの対象メモリのロード／ストアアドレスを保持する
レジスタの内容のうち選択されたいずれか一方のレジス
タの内容と、指示されたアドレスを保持するアドレスコ
ンペアレジスタの内容とを比較する比較手段を有し、 比較結果が一致した場合、命令停止等の保守動作を行う
アドレスコンペア機構と、 命令先取り機構とを有する命令処理装置において、 前記アドレスコンペアレジスタと、次命令アドレスを保
持するレジスタの値を入力し、いずれか一方の値を出力
する第１の選択手段と、 前記次命令アドレスを保持するレジスタと、ロード／ス
トア系命令を実行するときの対象メモリのロード／スト
アアドレスを保持するレジスタの値を入力し、いずれか
一方の値を出力する第２の選択手段を有し、 前記アドレスコンペア機構の比較手段に、前記第１の選
択手段は次命令アドレスを保持するレジスタの値を出力
し、前記第２の選択手段はロード／ストアアドレスを保
持するレジスタの値を出力することにより、前記比較手
段は、前記次命令アドレスを保持するレジスタの内容と
前記ロード／ストア系命令を実行するときの対象メモリ
のロード／ストアアドレスを保持するレジスタの内容と
を比較し、 前記比較が一致した時は前記命令先取り機構に先取り無
効を指示する動作を、前記比較手段の出力に基づいて行
うことを特徴とする命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137395A JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137395A JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294553A JPS61294553A (ja) | 1986-12-25 |
| JPH0792753B2 true JPH0792753B2 (ja) | 1995-10-09 |
Family
ID=15197663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137395A Expired - Lifetime JPH0792753B2 (ja) | 1985-06-24 | 1985-06-24 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792753B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556222A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Data transfer unit |
| JPS55102053A (en) * | 1979-01-31 | 1980-08-04 | Toshiba Corp | Address comparison circuit |
-
1985
- 1985-06-24 JP JP60137395A patent/JPH0792753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294553A (ja) | 1986-12-25 |
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