JPS6398738A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6398738A JPS6398738A JP24580486A JP24580486A JPS6398738A JP S6398738 A JPS6398738 A JP S6398738A JP 24580486 A JP24580486 A JP 24580486A JP 24580486 A JP24580486 A JP 24580486A JP S6398738 A JPS6398738 A JP S6398738A
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- JP
- Japan
- Prior art keywords
- instruction
- fetched
- pointer
- output control
- processing unit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、命令先取りをもつデータ処理装置に関する
ものである。
ものである。
（従来の技術〕
第３図は複数の命令タイプをもち命令ブリフェッチキュ
ーを備えた従来のデータ処理装置としての計算機の命令
フェッチ部分を示すブロック図である。この図において
、１は主記憶、２は命令先取り装置としての命令プリフ
ェッチキュー、３は命令基本部の処理部（以下単に処理
部という）、４は命令拡張部の処理部（以下単に処理部
という）、ＰＩは命令ブリフェッチキュー人力用のポイ
ンタ、ＰＯは出力制御信号としての命令ブリフェッチキ
ュー出力用のポインタである。
ーを備えた従来のデータ処理装置としての計算機の命令
フェッチ部分を示すブロック図である。この図において
、１は主記憶、２は命令先取り装置としての命令プリフ
ェッチキュー、３は命令基本部の処理部（以下単に処理
部という）、４は命令拡張部の処理部（以下単に処理部
という）、ＰＩは命令ブリフェッチキュー人力用のポイ
ンタ、ＰＯは出力制御信号としての命令ブリフェッチキ
ュー出力用のポインタである。
次に動作を第４図を用いて説明する。
命令タイプの一例として、オペコード（ｌワード長）＋
リテラル（ｌワード長）のタイプｌと、オペコード（ｌ
ワード長）のみのタイプ２がある。ここでいうワードと
は、オペコードおよびリテラルを表現するのに適当な長
さである。また、リテラルとは、ディスプレースメント
、イミーディエト、アブソルート（絶対番地）などのこ
とをいう、オペコードは処理部３で処理され、リテラル
は処理部４で処理される。
リテラル（ｌワード長）のタイプｌと、オペコード（ｌ
ワード長）のみのタイプ２がある。ここでいうワードと
は、オペコードおよびリテラルを表現するのに適当な長
さである。また、リテラルとは、ディスプレースメント
、イミーディエト、アブソルート（絶対番地）などのこ
とをいう、オペコードは処理部３で処理され、リテラル
は処理部４で処理される。
処理はフェーズを区切りとして行われる。ここでいうフ
ェーズとは、命令ブリフェッチキュー２から１ワ一ド分
を取り出す操作やポインタを進める操作に必要な適当な
時間である。以後、動作の説明を明確にするため、各フ
ェーズに番号を付け、ＰＨ１（フェーズ１）、ＰＨ２，
・・・・・・とじて説明する。まず、ＰＨ１で処理部３
に命令１ワ一ド分が取り込まれる。ＰＨ２では取り込ま
れた命令が解析されると同時にポインタＰＯが１つ進め
られる。また、Ｐ）１２では取り込んだ命令のタイプが
判別され、例えばタイプｌだとすると、ＰＨ３で処理部
４に１ワードが取り込まれる。ＰＨ４では処理部４にお
ける処理が行われると同時にポインタＰＯが１つ進めら
れる。ＰＨ５では処理部３に命令１ワ一ド分が取り込ま
れる。ＰＨ６では取り込まれた命令が解析されると同時
にポインタＰＯが１つ進められる。ここで、今回は命令
のタイプが２だと判別されたとする。ＰＨ７では処理部
４ではなく、処理部３に命令ｌツー１分が取り込まれる
０以上のようにして、タイプ１およびタイプ２の命令の
処理が行われる。
ェーズとは、命令ブリフェッチキュー２から１ワ一ド分
を取り出す操作やポインタを進める操作に必要な適当な
時間である。以後、動作の説明を明確にするため、各フ
ェーズに番号を付け、ＰＨ１（フェーズ１）、ＰＨ２，
・・・・・・とじて説明する。まず、ＰＨ１で処理部３
に命令１ワ一ド分が取り込まれる。ＰＨ２では取り込ま
れた命令が解析されると同時にポインタＰＯが１つ進め
られる。また、Ｐ）１２では取り込んだ命令のタイプが
判別され、例えばタイプｌだとすると、ＰＨ３で処理部
４に１ワードが取り込まれる。ＰＨ４では処理部４にお
ける処理が行われると同時にポインタＰＯが１つ進めら
れる。ＰＨ５では処理部３に命令１ワ一ド分が取り込ま
れる。ＰＨ６では取り込まれた命令が解析されると同時
にポインタＰＯが１つ進められる。ここで、今回は命令
のタイプが２だと判別されたとする。ＰＨ７では処理部
４ではなく、処理部３に命令ｌツー１分が取り込まれる
０以上のようにして、タイプ１およびタイプ２の命令の
処理が行われる。
上記のような従来の命令ブリフェッチキューを備えた計
算機は、以上のように、一時に処理部３もしくは処理部
４のどちらか一方しか動作せず、タイプ１の命令の処理
で４フエーズ、タイプ２の命令ので２フエーズが必要で
あり、処理効率が悪いという問題点があった。
算機は、以上のように、一時に処理部３もしくは処理部
４のどちらか一方しか動作せず、タイプ１の命令の処理
で４フエーズ、タイプ２の命令ので２フエーズが必要で
あり、処理効率が悪いという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、処理速度の高速なデータ処理装置を得ることを目
的とする。
ので、処理速度の高速なデータ処理装置を得ることを目
的とする。
この発明に係るデータ処理装置は、命令を主記憶より先
取りして記憶する命令先取り装置と、この命令先取り装
置より取り込まれる命令を解釈する命令基本部の処理部
および命令拡張部の処理部とを備え、命令先取り装置に
入力される出力制御信号によって命令先取り装置から命
令基本部の処理部および命令拡張部の処理部に命令が取
り込まれるデータ処理装置において、出力制御信号とし
て命令の取り込みを交互に行わせる互いに逆位相となる
第１および第２の出力制御信号を同時に用いる構成とし
たものである。
取りして記憶する命令先取り装置と、この命令先取り装
置より取り込まれる命令を解釈する命令基本部の処理部
および命令拡張部の処理部とを備え、命令先取り装置に
入力される出力制御信号によって命令先取り装置から命
令基本部の処理部および命令拡張部の処理部に命令が取
り込まれるデータ処理装置において、出力制御信号とし
て命令の取り込みを交互に行わせる互いに逆位相となる
第１および第２の出力制御信号を同時に用いる構成とし
たものである。
この発明においては、一方の出力制御信号がインクリメ
ントしている間に他方の出力制御信号によって命令が取
り込まれる。
ントしている間に他方の出力制御信号によって命令が取
り込まれる。
第１図はこの発明のデータ処理装置としての計算機の命
令フェッチ部の一実施例を示すブロック図である。
令フェッチ部の一実施例を示すブロック図である。
この図において、第３図と同一符号は同一部分を示し、
ＰＯＩは第１の出力制御信号としての命令ブリフェッチ
キュー出力用の第１のポインタ、ＰＯ２は第２の出力制
御信号としての命令ブリフェッチキュー出力用の第２の
ポインタである。
ＰＯＩは第１の出力制御信号としての命令ブリフェッチ
キュー出力用の第１のポインタ、ＰＯ２は第２の出力制
御信号としての命令ブリフェッチキュー出力用の第２の
ポインタである。
次に動作を第２図を用いて説明する。
命令のタイプは従来の技術の例と同じとし、また、動作
の説明も同様にフェーズに番号付けをして行う。
の説明も同様にフェーズに番号付けをして行う。
まず、ＰＨ１でポインタＰｏｔが指している１ワ一ド分
が処理部３に取り込まれる。ＰＨ２ではポインタＰＯＩ
が２つ進められると同時にポインタＰＯ２が指している
１７一ド分が処理部４に取り込まれる。また、処理部３
に取り込まれた命令が解析される。この時、命令のタイ
プが判別される。ここでは、命令のタイプが１であると
する。
が処理部３に取り込まれる。ＰＨ２ではポインタＰＯＩ
が２つ進められると同時にポインタＰＯ２が指している
１７一ド分が処理部４に取り込まれる。また、処理部３
に取り込まれた命令が解析される。この時、命令のタイ
プが判別される。ここでは、命令のタイプが１であると
する。
Ｐ）（３ではポインタＰＯ２が２つ進められると同時に
処理部４に取り込まれた命令が処理される。
処理部４に取り込まれた命令が処理される。
また、ポインタＰｏｔの指している１ワ一ド分が処理部
３に取り込まれる。ＰＨ４ではポインタＰＯ１が２つ進
められると同時にポインタＰＯ２が指しているｌツー１
分が処理部４に取り込まれる。また、処理部３に取り込
まれた命令が解析される。この時、命令のタイプが判別
される。今回は、命令のタイプが２であるとする。ＰＨ
５ではＰＨ４で取り込まれた処理部４の内容がキャンセ
ルされ、ＰＨ４と同じポインタＰＯ２の指している１ワ
一ド分の命令が処理部３に取り込まれる。
３に取り込まれる。ＰＨ４ではポインタＰＯ１が２つ進
められると同時にポインタＰＯ２が指しているｌツー１
分が処理部４に取り込まれる。また、処理部３に取り込
まれた命令が解析される。この時、命令のタイプが判別
される。今回は、命令のタイプが２であるとする。ＰＨ
５ではＰＨ４で取り込まれた処理部４の内容がキャンセ
ルされ、ＰＨ４と同じポインタＰＯ２の指している１ワ
一ド分の命令が処理部３に取り込まれる。
すなわち、処理部４の入力用であったポインタＰｏ２が
処理部３用となり、処理部３用であったポインタＰＯＩ
が処理部４用となるポインタの交替が起こる。
処理部３用となり、処理部３用であったポインタＰＯＩ
が処理部４用となるポインタの交替が起こる。
以上のようにタイムシェアにより処理部３および処理部
４を見かけ上並行に動作させてタイプ１およびタイプ２
の処理を行うことにより、処理効率が高くなる。
４を見かけ上並行に動作させてタイプ１およびタイプ２
の処理を行うことにより、処理効率が高くなる。
この発明は以上説明したとおり、命令先取り装置に入力
される出力制御信号として命令の取り込みを交互に行わ
せる互いに逆位相となる第１および第２の出力制御信号
を同時に用いる構成としたので、一方の出力制御信号を
使って命令先取り装置をアクセスしている間に、他方の
出力制御信号をインクリメントすることにより、第１お
よび第２の出力制御信号のインクリメント時間が見かけ
上なくなる。また、命令先取り装置から各処理部へ命令
を送るバスをタイムシェアして使うことにより、バス幅
を大きくすることなしに高速に命令転送を行える。この
ため、命令先取り装置の出力を高速に行うことができ、
高速処理を実現できるという効果がある。
される出力制御信号として命令の取り込みを交互に行わ
せる互いに逆位相となる第１および第２の出力制御信号
を同時に用いる構成としたので、一方の出力制御信号を
使って命令先取り装置をアクセスしている間に、他方の
出力制御信号をインクリメントすることにより、第１お
よび第２の出力制御信号のインクリメント時間が見かけ
上なくなる。また、命令先取り装置から各処理部へ命令
を送るバスをタイムシェアして使うことにより、バス幅
を大きくすることなしに高速に命令転送を行える。この
ため、命令先取り装置の出力を高速に行うことができ、
高速処理を実現できるという効果がある。
第１図はこの発明のデータ処理装置としての計算機の命
令フェッチ部の一実施例を示すブロック図、第２図はこ
の発明における動作を説明するための図、第３図は命令
フェッチ部分を示すブロック図、第４図は従来例におけ
る動作を説明するための図である。 図において、１は主記憶、２は命令ブリフェッチキュー
、３は命令基本部の処理部、４は命令拡張部の処理部、
ＰＯｌは命令ブリ７エツチキユー出力用の第１のポイン
タ、ＰＯ２は命令ブリフェッチキュー出力用の第２のポ
インタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図 第４図
令フェッチ部の一実施例を示すブロック図、第２図はこ
の発明における動作を説明するための図、第３図は命令
フェッチ部分を示すブロック図、第４図は従来例におけ
る動作を説明するための図である。 図において、１は主記憶、２は命令ブリフェッチキュー
、３は命令基本部の処理部、４は命令拡張部の処理部、
ＰＯｌは命令ブリ７エツチキユー出力用の第１のポイン
タ、ＰＯ２は命令ブリフェッチキュー出力用の第２のポ
インタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図 第４図
Claims (1)
- 命令を主記憶より先取りして記憶する命令先取り装置と
、この命令先取り装置より取り込まれる前記命令を解釈
する命令基本部の処理部および命令拡張部の処理部とを
備え、前記命令先取り装置に入力される出力制御信号に
よって前記命令先取り装置から前記命令基本部の処理部
および前記命令拡張部の処理部に命令が取り込まれるデ
ータ処理装置において、前記出力制御信号として命令の
取り込みを交互に行わせる互いに逆位相となる第１およ
び第２の出力制御信号を同時に用いる構成としたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24580486A JPS6398738A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24580486A JPS6398738A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398738A true JPS6398738A (ja) | 1988-04-30 |
Family
ID=17139089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24580486A Pending JPS6398738A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398738A (ja) |
-
1986
- 1986-10-15 JP JP24580486A patent/JPS6398738A/ja active Pending
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