JPS6222155A - 情報処理装置のデバツグ方式 - Google Patents
情報処理装置のデバツグ方式Info
- Publication number
- JPS6222155A JPS6222155A JP60162219A JP16221985A JPS6222155A JP S6222155 A JPS6222155 A JP S6222155A JP 60162219 A JP60162219 A JP 60162219A JP 16221985 A JP16221985 A JP 16221985A JP S6222155 A JPS6222155 A JP S6222155A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- address
- information processing
- stop
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置におけるデバッグ方式に関し、
特にプログラムアドレスの一致によるデバッグ方式に関
する。
特にプログラムアドレスの一致によるデバッグ方式に関
する。
従来、この種の情報処理装置のデバッグ方式では、プロ
グラムの実行アドレスが予め設定された値と一致した場
合に情報処理装置のクロックを停止させるようになって
いた。
グラムの実行アドレスが予め設定された値と一致した場
合に情報処理装置のクロックを停止させるようになって
いた。
上述した、従来のデバッグ方式では、複数回該当するプ
ログラムが実行される場合には一番最初のケースでのみ
クロックを停止できるだけで二回目以陣のケースでは、
クロックを停止できないという欠点があった。
ログラムが実行される場合には一番最初のケースでのみ
クロックを停止できるだけで二回目以陣のケースでは、
クロックを停止できないという欠点があった。
本発明は、プログラムの実行アドレスが予め設定された
値と一致する回数を予め設定しておくことにより、プロ
グラムの実行アドレスが設定値とn回目に一致したとき
でもクロックを停止できるようにしたものである。
値と一致する回数を予め設定しておくことにより、プロ
グラムの実行アドレスが設定値とn回目に一致したとき
でもクロックを停止できるようにしたものである。
すなわち、本発明の情報処理装置のデバッグ方式は、情
報処理装置に情報処理装置のクロック停止を指示するた
めのプログラムアドレスを保持するクロック停止アドレ
スレジスタと、クロック停止アドレスレジスタにプログ
ラムのアドレスを設定するクロック停止アドレス設定手
段と、クロック停止アドレスレジスタに保持されている
プログラムのアドレスと実行中のプログラムのアドレス
の一致を検出すると一致信号を出力する一致回路と、一
致回数を保持する一致回数設定手段と、一致回数設定手
段に一致回数を設定する一致回数設定手段と、一致回路
の一致信号の出力回数が、前記一致回数設定手段に保持
されている一致回数と一致するとクロック停止手段に該
情報処理装置のクロック停止を指示する手段を有してい
る。
報処理装置に情報処理装置のクロック停止を指示するた
めのプログラムアドレスを保持するクロック停止アドレ
スレジスタと、クロック停止アドレスレジスタにプログ
ラムのアドレスを設定するクロック停止アドレス設定手
段と、クロック停止アドレスレジスタに保持されている
プログラムのアドレスと実行中のプログラムのアドレス
の一致を検出すると一致信号を出力する一致回路と、一
致回数を保持する一致回数設定手段と、一致回数設定手
段に一致回数を設定する一致回数設定手段と、一致回路
の一致信号の出力回数が、前記一致回数設定手段に保持
されている一致回数と一致するとクロック停止手段に該
情報処理装置のクロック停止を指示する手段を有してい
る。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第1図は、本発明の情報処理装置のデバッグ方式の一実
施例のブロック図である。
施例のブロック図である。
通常のプログラムの実行は、主記憶装置lから命令カウ
ントレジスタ9で示されるアドレスの命令をフェッチし
、命令レジスタ5に格納後、制御回路3が起動されて、
命令の解釈、実行制御を行なう、オペランドのフェッチ
あるいは結果のストア用にアドレスアダー6で演算され
た結果をアドレスレジスタ7に一時保持して、主記憶装
置lに要求を出す、フェッチデータは信号線101を通
じて伝達され、ストアデータはデータレジスタ8を経由
して主記憶装置1に送られる。演算回路2は、制御回路
3により制御されて、各種命令に従った演算を実施する
。
ントレジスタ9で示されるアドレスの命令をフェッチし
、命令レジスタ5に格納後、制御回路3が起動されて、
命令の解釈、実行制御を行なう、オペランドのフェッチ
あるいは結果のストア用にアドレスアダー6で演算され
た結果をアドレスレジスタ7に一時保持して、主記憶装
置lに要求を出す、フェッチデータは信号線101を通
じて伝達され、ストアデータはデータレジスタ8を経由
して主記憶装置1に送られる。演算回路2は、制御回路
3により制御されて、各種命令に従った演算を実施する
。
クロック停止アドレスレジスタ10には、ソフトウェア
命令により、主記憶装置lからフェッチしてきた情報処
理装置のクロック停止を指示するプログラムアドレスが
設定される。カウンタ12には、ソフトウェア命令によ
り主記憶装置1からフェッチしてきた一致回数−1の値
が設定される。
命令により、主記憶装置lからフェッチしてきた情報処
理装置のクロック停止を指示するプログラムアドレスが
設定される。カウンタ12には、ソフトウェア命令によ
り主記憶装置1からフェッチしてきた一致回数−1の値
が設定される。
一致回路11は、命令カウントレジスタ9.の出力と
。
。
クロック停止アドレスレジスタlOの出力の一致を検出
すると一致信号を出力し、信号線110を通じてカウン
タ12のカウントダウンを指示する。カウンタ12の値
がOとなった後、もう一度一致信号が出力されるとカウ
ンタ12からボローの信号が出力され、クロック制御回
路13に信号線111を通してクロック停止の指示が伝
えられ、情報処理装置のクロックを停止させる。クロッ
ク停止後の情報採取は、シフトパスによる公知の方法が
存在するのでここでは記述しない。
すると一致信号を出力し、信号線110を通じてカウン
タ12のカウントダウンを指示する。カウンタ12の値
がOとなった後、もう一度一致信号が出力されるとカウ
ンタ12からボローの信号が出力され、クロック制御回
路13に信号線111を通してクロック停止の指示が伝
えられ、情報処理装置のクロックを停止させる。クロッ
ク停止後の情報採取は、シフトパスによる公知の方法が
存在するのでここでは記述しない。
なお、第1図の一点鎖線内の回路4は命令データフェッ
チ/ストア回路である。
チ/ストア回路である。
以上説明したように本発明は、プログラムのアドレス一
致信号がn回発生した場合に情報処理装置のクロックを
停止させることにより、n回目のプログラムアドレス一
致時の情報処理装置のハードウェア情報が採取できるた
め、デバッグ効率を向上させることができるという効果
がある。
致信号がn回発生した場合に情報処理装置のクロックを
停止させることにより、n回目のプログラムアドレス一
致時の情報処理装置のハードウェア情報が採取できるた
め、デバッグ効率を向上させることができるという効果
がある。
第1図は本発明の情報処理装置のデバッグ方式の一実施
例のブロック図である。 l・・・主記憶装置、 2・・・演算回路、3・・
・制御回路。 4・・・命令データフェッチ/ストア回路。 5・・・命令レジスタ、 6・・・アドレスアダー
、7・・・アドレスレジスタ、 8・・・データレジスタ。 9・・・命令カウントレジスタ、 lO・・・クロック停止アドレスレジスタ、11・・・
一致回路、 12・・・カウンタ、13・・・
クロック制御回路。
例のブロック図である。 l・・・主記憶装置、 2・・・演算回路、3・・
・制御回路。 4・・・命令データフェッチ/ストア回路。 5・・・命令レジスタ、 6・・・アドレスアダー
、7・・・アドレスレジスタ、 8・・・データレジスタ。 9・・・命令カウントレジスタ、 lO・・・クロック停止アドレスレジスタ、11・・・
一致回路、 12・・・カウンタ、13・・・
クロック制御回路。
Claims (1)
- 【特許請求の範囲】 クロックを停止するクロック停止手段を有する情報処理
装置において、 該情報処理装置のクロックを停止させるためのプログラ
ムのアドレスを保持するクロック停止アドレスレジスタ
と、 前記クロック停止アドレスレジスタにプログラムのアド
レスを設定するクロック停止アドレス設定手段と、 前記クロック停止アドレスレジスタに保持されているプ
ログラムのアドレスと実行中のプログラムのアドレスの
一致を検出すると、一致信号を出力する一致回路と、 一致回数を保持する一致回数保持手段と、 前記一致回数保持手段に一致回数を設定する一致回数設
定手段と、 前記一致回路の一致信号の出力回数が前記一致回数保持
手段に保持されている一致回数と一致すると前記クロッ
ク停止手段に該情報処理装置のクロック停止を指示する
手段を有することを特徴とする情報処理装置のデバッグ
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60162219A JPS6222155A (ja) | 1985-07-22 | 1985-07-22 | 情報処理装置のデバツグ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60162219A JPS6222155A (ja) | 1985-07-22 | 1985-07-22 | 情報処理装置のデバツグ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6222155A true JPS6222155A (ja) | 1987-01-30 |
Family
ID=15750225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60162219A Pending JPS6222155A (ja) | 1985-07-22 | 1985-07-22 | 情報処理装置のデバツグ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6222155A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5026443A (ja) * | 1973-07-06 | 1975-03-19 | ||
JPS5561858A (en) * | 1978-10-31 | 1980-05-09 | Toshiba Corp | Central operation control unit |
JPS5633740A (en) * | 1979-08-27 | 1981-04-04 | Hitachi Ltd | Microprogram debugging device |
JPS5878233A (ja) * | 1981-11-02 | 1983-05-11 | Nec Corp | マイクロプログラム制御装置 |
-
1985
- 1985-07-22 JP JP60162219A patent/JPS6222155A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5026443A (ja) * | 1973-07-06 | 1975-03-19 | ||
JPS5561858A (en) * | 1978-10-31 | 1980-05-09 | Toshiba Corp | Central operation control unit |
JPS5633740A (en) * | 1979-08-27 | 1981-04-04 | Hitachi Ltd | Microprogram debugging device |
JPS5878233A (ja) * | 1981-11-02 | 1983-05-11 | Nec Corp | マイクロプログラム制御装置 |
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