JPH04286026A

JPH04286026A - マイクロプロセッサ内の命令準備のための装置

Info

Publication number: JPH04286026A
Application number: JP29074891A
Authority: JP
Inventors: Rod Fleck; ロート　フレツク; Mark Poret; マーク　ポレツト; Karl-Heinz Mattheis; カール‐ハインツ　マタイス; Javier V Magana; ジヤビア　ブセー　マガナ; Christoph Meinhold; クリストフ　マインホルト
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1990-10-12
Filing date: 1991-10-09
Publication date: 1992-10-12
Anticipated expiration: 2015-10-23
Also published as: JP3100705B2; EP0480095B1; DE59010857D1; EP0480095A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は請求項１または２の前文
によるマイクロプロセッサ内の命令準備のための装置に
関する。

【０００２】

【従来の技術】マイクロプロセッサまたはマイクロコン
トローラへの要求事項は開発世代ごとに高まっており、
現在のマイクロプロセッサには、以前には大形計算機で
のみ普通であった処理ユニットが設けられている。これ
らの処理ユニットの１つは、命令を擬似的に並列に処理
することを可能にする。マイクロプロセッサまたはマイ
クロコントローラはそのためにいわゆるパイプラインア
ーキテクチュアを含んでいる。このようなパイプライン
アーキテクチュアは雑誌、Ｅｌｅｋｔｒｏｎｉｋ、第２
巻、１９９０年１月、第４６頁以降に記載されている。通常、１つの命令の処理のために多くのステップが必要
とされる。パイプラインアーキテクチュアではこれらのステップが
可能なかぎり等しい部分ステップに分割される。各部分
ステップは独立的に、すなわち他の部分ステップと無関
係に処理され得る。１つの命令を完全に処理するために
は、命令は順次にすべての部分ステップを通過しなけれ
ばならない。通常、プロセッサは３ないし５段のパイプ
ラインを有する。以下では３段のパイプラインが説明さ
れる：

【０００３】１．Ｆｅｔｃｈ：命令取り出し。命令が内
部または外部メモリからプログラムカウンタ内に存在す
るアドレスに基づいて取り出される。

【０００４】２．Ｄｅｃｏｄｅ：命令をデコードする。この段階の間に、必要とされるオペランドが内部または
外部メモリから取り出される。さらに、目下処理される
べき命令がデコードされる。先行の命令を作成し終わっ
たデータは同じく処理されるべき命令に送達される。

【０００５】３．Ｅｘｅｃｕｔｅ：命令を実行する。デ
コード段階の間に発生された信号を考慮に入れて、演算
論理ユニットまたは他の実行ユニット（たとえばシフタ
または乗算器）が所望の計算を行なう。このステップの
第２の段階の間に結果が内部または外部メモリのなかに
書込まれる。

【０００６】上記の段の各々はもちろんさらに別の部分
段に分割され得る。相い続く命令の処理の際にパイプラ
インはベルトコンベア法でクロックサイクルからクロッ
クサイクルへと満たされる。パイプラインがいったん完
全に満たされていると、１つの命令の処理のために擬似
的にただ１つのクロックしか必要とされない。このこと
はもちろん相応の長いプログラムの処理の際にも当ては
まる。上記の３段のパイプラインはこうして、従来のマ
イクロプロセッサにくらべて命令を３倍速く実行するこ
とを可能にする。この能力向上はもちろん、命令が順次
に次々と続くときにのみ達成される。命令処理の間に飛
越し命令が生ずると、パイプラインを通る流れは中断さ
れる。なぜならば、すぐ次の命令として処理されるべき
命令のアドレスがデコード段階の間に初めて求められ得
るからである。飛越し命令は多くの応用でマイクロプロ
セッサまたはマイクロコントローラの実行すべき命令の
大部分を呈するので、なかんずくプログラムループの際
に、係数３だけの能力向上はプログラムランの間常に保
証されるわけではない。

【０００７】この問題のこれまでの解決策はいわゆる“
遅延分岐”である。その際には飛越し命令の生起の際に
常にいわゆる“無演算”命令ＮＯＰが挿入される。固有
の飛越し先命令の遅延処理により常に正しい飛越し先命
令がロードされる。なぜならば、飛越し先アドレスを計
算するのに十分な時間が存在しているからである。欠点
は、飛越し命令の生起の際に基本的に１つのサイクルが
失われることである。“無演算”命令の代わりに、事情
によっては、プログラムラン中に生ずる他の命令も選ば
れ得る。しかし、この命令は飛越し命令に影響を有して
はならず、またこのような命令の選択を強く制限する特
定の条件を満たさなければならない。

【０００８】

【発明が解決しようとする課題】従って、本発明の課題
は、多段のパイプライン処理ユニットを有するマイクロ
プロセッサ内の命令準備のための装置であって、飛越し
命令をループ内で可能なかぎりわずかな速度損失で処理
することを可能にする装置を提供することである。

【０００９】この課題は請求項１または２の特徴により
解決される。

【００１０】本発明の実施態様は従属請求項にあげられ
ている。

【００１１】

【発明の効果】本発明の利点は、パイプラインアーキテ
クチュアを有するマイクロプロセッサまたはマイクロコ
ントローラが条件付き飛越し命令を有するプログラムル
ープの際にもパイプラインアーキテクチュアを有するこ
れまでのシステムにくらべてほとんど速度損失を被むら
ないことである。“遅延分岐”は行われない。しかしな
から、このことは、飛越しアドレスが静的である飛越し
命令に対してのみ当てはまる。すなわち、飛越し命令に
より定められる飛越し先アドレスはプログラムランの間
に変化してはならない。このような静的な飛越し命令は
、マイクロプロセッサの飛越し命令文の大部分を呈する
。このことは簡単な仕方でアドレスおよびデータおよび
相応の制御論理に対する簡単なメモリユニットにより飛
越し命令アドレスまたは飛越し先アドレスおよび飛越し
先命令を一時記憶することにより達成される。飛越し命
令のアドレス、飛越し先命令、すなわち飛越しアドレス
のもとに記憶されている命令、および飛越し先リンクア
ドレスが記憶されることは有利である。相応に速い処理
ユニット、特に演算論理ユニットでは、飛越し命令アド
レスの代わりに飛越し先アドレスも一時記憶され得る。

【００１２】飛越し命令のアドレスまたは飛越し先アド
レスとメモリユニットのなかに記憶されているアドレス
との合致が生じ、またプログラム分岐のための相応のフ
ラグが先行の命令によりセットされていると、飛越し命
令および飛越し先リンクアドレスが相応のパイプライン
段に渡される。そのために十分な処理時間が１つのサイ
クルのなかに用意されている。その理由は、飛越し命令
のアドレスは直ちに、すなわち１つのサイクルの開始の
際に比較され得ること、または飛越し先アドレスが相応
に速く求められ得るからである。パイプラインの大きさ
に応じて、前に置かれているパイプライン段が飛越しの
際に正しいデータを供給されるように、追加的なメモリ
ユニットが処理すべきデータの記憶のために用意されな
ければならない。

【００１３】別の利点は、各任意の命令が飛越し命令に
続き得ること、また飛越し先アドレスが任意に内部また
は外部ＲＯＭまたはＲＡＭのなかに位置していてよいこ
とである。

【００１４】

【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。

【００１５】マイクロプロセッサまたはマイクロコント
ローラ内のパイプライン段Ｆｅｔｃｈのなかの命令準備
のために主要な構成要素が図１に示されている。プログ
ラムカウンタ１の内容は一方では演算論理ユニット７に
、また他方では増分ユニット４に供給される。増分ユニ
ット４の出力データはメモリユニット５に供給される。このメモリユニットは飛越し先リンクアドレスを記憶す
る役割をする。マルチプレクサ６が設けられており、そ
の入力端には演算論理ユニット７の出力データと、増分
ユニット４の出力データと、飛越し命令の生起の際に１
つおいて次のリンクアドレスを記憶するためのメモリユ
ニット５の出力データとが供給される。マルチプレクサ
６の出力端は一方ではプログラムカウンタ１の入力端と
、また他方ではプログラムメモリ２と接続されている。演算論理ユニット７の第２の入力端８には、（相対的飛
越しの際の）プログラムカウンタ‐オフセットまたはデ
コーダ段から供給される絶対的飛越し先アドレスが与え
られている。マルチプレクサ６の出力端はさらに一方で
はアドレスコンパレータ１０の第１の入力端と、また他
方ではメモリユニット９を介してアドレスコンパレータ
１０の第２の入力端と接続されている。アドレスコンパ
レータ１０の出力端は、マルチプレクサ６から供給され
たアドレスとメモリユニット９のなかに記憶されている
アドレスとの合致を示す信号を供給する。命令メモリ２
はアドレス指定されたデータを与えるデータ出力端を有
する。この出力端はマルチプレクサ１３および別のメモ
リユニット１２と接続されている。このメモリユニット
１２の出力端はマルチプレクサ１３の第２の入力端と接
続されている。マルチプレクサ１３の出力端は命令レジ
スタ３と接続されている。この命令レジスタ３の出力端
１４からデコーダ段に対して必要な命令が取り出され得
る。

【００１６】マルチプレクサ６、１３ならびにコンパレ
ータ１０および演算制御ユニットなどの制御のために必
要な信号線は、図面を見やすくするため、図１には示さ
れていない。

【００１７】命令準備のために通常動作中に、プログラ
ムカウンタ１のなかに存在するアドレスが増分段４のな
かでそれぞれの命令長さだけ高められるので、増分段４
のなかに存在するアドレスは、直接にプログラムメモリ
２のなかで後に続く命令を示す。このアドレスはマルチ
プレクサ６を介して直線的に相い続く命令の際に選択さ
れ、またプログラムカウンタに記憶される。さらにこの
アドレスによりプログラムメモリ２がアドレス指定され
る。付属の命令は次いでマルチプレクサ１３を介して命
令レジスタ３に伝達され、パイプラインのなかで後続の
デコーダ段に渡される。

【００１８】デコーダ段のなかで静的な飛越しアドレス
を有する飛越し命令が認識されると、後のように実行が
進む：

【００１９】この飛越し命令が既に先に処理されたか否
かが検査される。そのために飛越し命令のアドレスがコ
ンパレータ１０によりメモリユニット９の内容と比較さ
れる。飛越し条件が満たされているならば、２つの状態
が生ずる：

【００２０】ａ）合致していない場合には、飛越し先ア
ドレスが演算論理ユニット７により計算され、またマル
チプレクサ６に供給される。飛越し命令アドレスはメモ
リユニット９のなかに記憶される。飛越し命令に直線的
に続く命令は命令レジスタから消去され、またはいわゆ
る“無演算”命令ＮＯＰにより置換される。後続のサイ
クルで次いで新たに計算された飛越し先アドレスがマル
チプレクサ６により選択される。新たに計算されたアド
レスはプログラムカウンタのなかに記憶され、また再び
増分段のなかで高められる。この飛越し先リンクアドレ
スは次いでメモリユニット５のなかに記憶される。マル
チプレクサ６により選択されたアドレスはプログラムカ
ウンタ２に供給され、またそれによりアドレス指定され
た命令がマルチプレクサ１３を介して命令レジスタ３に
供給されると共にメモリユニット１２のなかに記憶され
る。

【００２１】ｂ）合致している場合には、メモリユニッ
ト１２のなかに記憶されている命令がマルチプレクサ１
３を介してデコーダ段に渡される。先に命令準備段階Ｆ
ｅｔｃｈで求められた直線的な後続命令がそれにより消
去される。命令準備段階は次いでマルチプレクサ６を介
して、メモリユニット５のなかに記憶された飛越し先リ
ンクアドレスを選択し、またそれらをプログラムカウン
タおよびプログラムメモリに公知の仕方で供給する。

【００２２】すべての他の飛越し命令、すなわち動的な
飛越しアドレスを有する飛越し命令の際には、パイプラ
イン処理の進行が通常のように続く。すなわち、“無演
算”命令が挿入されなければならず、または１つのサイ
クルがパイプライン処理のなかで失われなければならな
い。

【００２３】飛越し条件が満たされていないならば、通
常の順次のプログラムランが、先に通常動作での命令準
備で説明されているように行なわれる。

【００２４】飛越し先リンクアドレスの準備は、飛越し
先アドレスが演算論理ユニット７の出力端から直接に増
分段４に、たとえばマルチプレクサを介して供給される
ことによっても行なわれ得よう。その場合、レジスタ５
は省略され得よう。重要なことは、コンパレータ１０に
おけるアドレス合致の際にパイプラインの命令準備段階
Ｆｅｔｃｈが飛越し先リンクアドレスを準備することで
ある。

【００２５】コンパレータ１０に対する比較アドレス取
り出しは増分段４の後またはプログラムカウンタ１の後
でも行なわれ得よう。ここで重要なことはタイミングで
ある。比較は、後続の演算に対する十分な時間を有する
ように、飛越し命令の検出の後に可能なかぎり早く行な
われなければならない。

【００２６】説明されている方法はマイクロコントロー
ラの内部進行制御により各リセット過程の後に最初の飛
越し命令の実行後に初めてレリーズされる。なぜならば
、前もってメモリユニット９の内容は定まっていないか
らである。

【００２７】正確な進行は図２により、また小さいデモ
ンストレーションプログラムにより一層詳細に説明され
る。デモンストレーションプログラムは下記の内容であ
る：Ｂｌｏｃｋｍｏｖｅ：　　　　　　　　　　　　　　ＭＯＶ　　　　　　Ｒ０
，＃Ｂｕｆｆｅｒｓｔａｒｔ　　　　　　　　　　　　
　　ＭＯＶ　　　　　　Ｒ１，＃Ｔａｂｌｅｓｔａｒｔ
Ｌｏｏｐ：　　　　ＭＯＶ　　　　　　｜Ｒ０｜，｜Ｒ
１　　｜　　　　　　　　　　　　　　ＣＰＭＩＺ　　
Ｒ０，＃Ｂｕｆｆｅｒｅｎｄ　　　　　　　　　　　　
　　ＪＭＰ　　　　　　ＣＣＮＥ，Ｌｏｏｐ　　　　　
　　　　　　　　　ＲＥＴ

【００２８】デモンストレーションプログラムはプログ
ラムループの通過の際のパイプラインアーキテクチュア
のなかの進行を明らかにする。このプログラムは、デー
タブロックを源アドレスから飛越し先アドレスへコピー
することを可能にするものである。最初の両命令ＭＯＶ
は源アドレスおよび飛越し先アドレスをレジスタＲ０お
よびＲ１のなかにロードする。ループの最初の命令ＭＯ
ＶはＲ１が示すメモリセルの内容をＲ０が示すメモリセ
ルのなかにコピーし、続いてレジスタＲ１を増分する。すぐ次の命令ＣＰＭＩＺはレジスタＲ０の内容を転送さ
れるべきブロックのエンドアドレスと比較し、レジスタ
Ｒ０を増分する。飛越し命令ＪＭＰがループの開始に戻
す。Ｒ０がブロックエンドアドレスに等しくない間は、
ループが繰り返される。最後に復帰飛越し命令ＲＥＴが
続く。

【００２９】図２はパイプラインのなかの進行を明らか
にする。Ｔ１ないしＴＮ＋１でプロセッサの個々の相い
続くクロックサイクルが示されている。ＦＥＴＣＨ、Ｄ
ＥＣＯＤＥ、ＥＸＥＣＵＴＥ、ＷＲＩＴＥで４段パイプ
ラインの個々の段が示されている。時点Ｔ１でパイプラ
インは既に完全にロードされている。デモンストレーシ
ョンプログラムの最初の命令ＭＯＶ　　Ｒ０，＃Ｂｕｆ
ｆｅｒｓｔａｒｔは既に処理されている。第２の命令Ｍ
ＯＶ　　Ｒ１，＃Ｔａｂｌｅｓｔａｒｔは第４のパイプ
ライン段階ＷＲＩＴＥのなかに位置している。第３の命
令ＭＯＶ　　｜Ｒ０｜，｜Ｒ１＋｜は実行段階ＥＸＥＣ
ＵＴＥのなかに、第４の命令ＣＰＭＩＺ　　Ｒ０，＃Ｂ
ｕｆｆｅｒｅｎｄはデコード段階ＤＥＣＯＤＥのなかに
、また第５の命令ＪＭＰ　　ＣＣＮＥ，Ｌｏｏｐはロー
ド段階ＦＥＴＣＨのなかに位置している。時点Ｔ２でパ
イプラインの内容は１ステップだけずれ、従って飛越し
命令ＪＭＰはいまデコード段階ＤＥＣＯＤＥのなかに位
置しており、また飛越し命令ＪＭＰに続く命令ＲＥＴが
メモリから取り出される。なぜならば、この時点でコン
パレータ１０はメモリユニット９の内容とマルチプレク
サ６から選択されたアドレスとの間の合致を確認しない
からである。時点Ｔ３で再びパイプラインの内容は１ス
テップだけずれる。確認されたアドレスの合致が存在し
ないことにより、いまデコード段階ＤＥＣＯＤＥのなか
に位置している命令ＲＥＴは消去され、またデコード段
階ＤＥＣＯＤＥの間に時点Ｔ２で確認されたアドレスの
もとに存在する命令が命令レジスタ３のなかにロードさ
れる。

【００３０】飛越し命令アドレスおよび付属の飛越し先
命令はいま相応のメモリユニット９、１２のなかに一時
記憶される。さらに、増分された飛越し先アドレスがメ
モリユニット５のなかに記憶される。時点Ｔ５まではパ
イプラインの通常の処理が行なわれる。時点Ｔ５で再び
飛越し命令ＪＭＰがデコードされる。いまは、しかし、
マルチプレクサ６により選択されたアドレスがメモリユ
ニット９の内容と合致している。それにより後続の処理
段階Ｔ６で、飛越し先アドレスに存在する既にメモリユ
ニット１２のなかに記憶されている命令が直接にデコー
ダ段に伝達される。ロード段階Ｆｅｔｃｈはメモリユニ
ット５のなかに記憶されている飛越し先アドレスのリン
クアドレスを受ける。こうしていまループ通過の残りに
対してサイクルがもはや失われない。最後にサイクルＴ
Ｎおよび後続のサイクルで復帰飛越し命令ＲＥＴの処理
が行なわれる。

【００３１】メモリユニット５、９、１２の大きさは、
少なくともそれぞれの命令またはそれぞれのアドレスが
記憶され得るように選定されなければならない。複数の
コンパレータおよび付属のメモリユニット９がそれぞれ
並列に接続されると、飛越し命令の複数のアドレスがた
とえば入れ子にされたプログラムループにおいて一時記
憶される。同様に、その場合、それぞれ付属の飛越し先
命令または飛越し先リンクアドレスを記憶するため、複
数のメモリユニット５および１２を設ける必要がある。

【００３２】メモリユニット５、９、１２が、記憶され
るべき命令よりも大きく選定されると、十分に早いメモ
リでは複数のリンク命令およびアドレスを処理する可能
性が存在する。

【００３３】飛越し命令が既に実行されたか否かを確認
する他の可能性は、飛越し命令のアドレスを一時記憶す
るのではなく、飛越し先アドレスを一時記憶し、またそ
れらを後でプログラム中に現れる飛越し先アドレスと比
較することにある。

【００３４】図３には本発明による命令準備のための装
置の、図１にくらべて変更された部分のみが示されてい
る。図１に相応して入力および出力信号は演算論理ユニ
ット７に供給される。

【００３５】演算論理ユニット７の出力端は一方ではア
ドレスコンパレータ１６の第１の入力端と、また他方で
はメモリユニット１５を介してアドレスコンパレータ１
６の第２の入力端と接続されている。アドレスコンパレ
ータ１６の出力端１７は、演算論理ユニット７により計
算されたアドレスとメモリユニット１５のなかに記憶さ
れているアドレスとの合致を示す信号を供給する。

【００３６】通常動作中、増分段４から供給されるアド
レスはマルチプレクサ６を介してプログラムメモリ２の
アドレス入力端に供給される。相応の命令が次いで命令
レジスタ３のなかに記憶され、またパイプラインのなか
で後続のデコーダ段に供給される。その際に増分段４は
プログラムカウンタ１のカウンタ状態をそれぞれ、プロ
グラムカウンタ１のなかに存在する命令が有する命令長
さだけ高める。

【００３７】飛越し命令が認識されると、演算論理ユニ
ット７が相応のアドレスを計算し、またそれらをマルチ
プレクサ６に伝達する。演算論理ユニット７の後に接続
されているアドレスコンパレータ１６は計算されたアド
レスをメモリユニット１５のなかに記憶されているアド
レスと比較する。メモリユニット１５の内容と演算論理
ユニット７により計算されたアドレスとの合致が存在し
ないならば、演算論理ユニット７により計算されたアド
レスはマルチプレクサ６を介して命令メモリ２のアドレ
ス入力端に伝達される。さらに、計算されたアドレスは
増分段４によりそのつどの命令長さだけ増分され、メモ
リユニット５のなかに記憶される。それぞれプログラム
メモリ２のなかでアドレス指定された命令は次いでメモ
リユニット１２のなかに記憶され、再び命令レジスタ３
のなかに受け入れられ、また後続のデコーダ段に伝達さ
れる。さらに、先にデコーダ段に伝達された命令が消去
され、またはＮＯＰ命令により置換される。合致が存在
するならば、先にメモリユニット１２のなかに記憶され
た付属の命令がマルチプレクサ１３を介して命令レジス
タ３のなかにロードされ、また続いてデコーダ段に伝達
される。さらに、合致が存在するならば、レジスタ５の
なかで増分された飛越し先アドレスがマルチプレクサ６
を介して命令メモリ２のアドレス入力端に伝達される。

【００３８】飛越し先リンクアドレスの準備は図１に対
して存在する変形例によっても行なわれ得よう。

【００３９】図３により示された実施例においても、図
１で説明したように、複数のコンパレータ１６および付
属のメモリユニット１５がそれぞれ並列に接続され得る
。

【００４０】本発明は、パイプラインアーキテクチュア
を有するすべてのマイクロプロセッサまたはマイクロコ
ントローラに応用可能である。

【図面の簡単な説明】

【図１】マイクロプロセッサ内の命令準備のための第１
の本発明による装置のブロック回路図。

【図２】本発明による多段のパイプラインアーキテクチ
ュアのなかのプログラムループの進行を示すテーブル。

【図３】マイクロプロセッサ内の命令準備のための第２
の本発明による装置のブロック回路図の一部分。

【符号の説明】

１　　　　アドレスレジスタ２　　　　メモリ３　　　　命令レジスタ４　　　　増分手段５　　　　メモリユニット６　　　　マルチプレクサ７　　　　演算論理ユニット９　　　　メモリユニット１０　　アドレスコンパレータ１２　　メモリユニット１３　　マルチプレクサ１５　　メモリユニット１６　　アドレスコンパレータ

Claims

【特許請求の範囲】

【請求項１】　　少なくとも“命令取出し”段階、“命
令デコード”段階および“命令実行”段階から成ってい
る処理を行なう多段のパイプライン処理ユニットを有す
るマイクロプロセッサ内の命令準備のための装置であっ
て、アドレスレジスタ（１）であって、その内容がメモ
リ（２）のなかの処理されるべき命令を示し、またこの
命令が命令ロード段階の間に付属の命令レジスタ（３）
のなかにロードされるアドレスレジスタ（１）と、アド
レスを計算するための演算論理ユニット（７）と、アド
レスレジスタ内容を増分するための手段（４）と、計算
または増分されたリンクアドレスを選択するためのマル
チプレクサ（６）とを有する命令準備のための装置にお
いて、少なくとも１つの第１の追加的なメモリユニット
（９）が設けられており、そのなかに飛越し命令の出現
の際および相応の飛越し条件の存在の際に付属の飛越し
命令アドレスが一時記憶され、各第１のメモリユニット
（９）に付属の少なくとも１つの第２のメモリユニット
（１２）が設けられており、そのなかに飛越し先アドレ
スに付属の命令が記憶され、少なくとも１つのアドレス
コンパレータ（１０）が設けられており、このアドレス
コンパレータが飛越し命令アドレスと第１のメモリユニ
ット（９）の内容との合致の際および相応の飛越し条件
の存在の際に、第２のメモリユニット（１２）のなかに
記憶されている命令を命令レジスタ（３）に伝達させる
信号（１１）を発生し、少なくとも１つの第３のメモリ
ユニット（５）が設けられており、そのなかに飛越し先
リンクアドレスが飛越し先アドレスの計算の後に記憶さ
れ、またマルチプレクサ（６）に供給され、また前記信
号（１１）の発生の際にマルチプレクサ（６）が第３の
メモリユニット（５）のなかに記憶されている飛越し先
リンクアドレスを選択することを特徴とするマイクロプ
ロセッサ内の命令準備のための装置。
【請求項２】　　少なくとも“命令取出し”段階、“命
令デコード”段階および“命令実行”段階から成ってい
る処理を行なう多段のパイプライン処理ユニットを有す
るマイクロプロセッサ内の命令準備のための装置であっ
て、アドレスレジスタ（１）であって、その内容がメモ
リ（２）のなかの処理されるべき命令を示し、またこの
命令が命令ロード段階の間に付属の命令レジスタ（３）
のなかにロードされるアドレスレジスタ（１）と、アド
レスを計算するための演算論理ユニット（７）と、アド
レスレジスタ内容を増分するための手段（４）と、計算
または増分されたリンクアドレスを選択するためのマル
チプレクサ（６）とを有する命令準備のための装置にお
いて、少なくとも１つの第１の追加的なメモリユニット
（１５）が設けられており、そのなかに飛越し命令の出
現の際に求められた飛越し先アドレスが一時記憶され、
各第１のメモリユニット（１５）に付属の少なくとも１
つの第２のメモリユニット（１２）が設けられており、
そのなかに飛越し先アドレスに付属の命令が記憶され、
少なくとも１つのアドレスコンパレータ（１６）が設け
られており、このアドレスコンパレータが求められた飛
越し先アドレスと第１の追加的なメモリユニット（１５
）の内容との合致の際に、第２の追加的なメモリユニッ
ト（１２）のなかに記憶されている命令を命令レジスタ
（３）に伝達させる信号（１７）を発生し、少なくとも
１つの第３の追加的なメモリユニット（５）が設けられ
ており、第３の追加的なメモリユニット（５）が飛越し
先リンクアドレスを飛越し先アドレスの計算の後に記憶
し、またマルチプレクサ（６）に供給し、また前記信号
（１７）の発生の際にマルチプレクサ（６）が第３の追
加的なメモリユニット（５）のなかに記憶されている飛
越し先リンクアドレスを選択することを特徴とするマイ
クロプロセッサ内の命令準備のための装置。
【請求項３】　　メモリがマイクロプロセッサの内側ま
たは外側にあり得ることを特徴とする請求項１または２
記載のマイクロプロセッサ内の命令準備のための装置。
【請求項４】　　メモリが読出しメモリまたは書込み／
読出しメモリであることを特徴とする請求項１ないし３
のいずれか１つに記載のマイクロプロセッサ内の命令準
備のための装置。