JP2897049B2 - 分岐命令方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 分岐命令を構成する方式に関し、 ディレイド分岐命令と同様な効率を維持しながら、プ
ログラム作成時の制限を除去した分岐命令方式を提供す
ることを目的とし、 PCからアドレスを与えてROMから命令を読み出し、第
１の命令サイクルで読み出した命令をIR1に保持して命
令の実行を制御し、次の命令サイクルでIR1から読み出
した命令をIR2に保持して命令実行結果の転送を制御す
る処理装置のパイプライン制御方式において、IR1に保
持された命令が分岐命令のとき次の命令のアドレスをPC
Sに保持して次の命令サイクルで分岐先アドレスの命令
をPCから読み出し、分岐する場合は分岐命令の次のアド
レスの命令を実行せずに分岐先アドレスから読み出した
命令を実行し、分岐しない場合は分岐命令の次の命令を
実行するとともに分岐先アドレスの命令を実行せずにPC
Sに保持された分岐命令の次のアドレスに１を加えた値
でPCから読み出したアドレスの命令を実行して２命令サ
イクルで分岐命令を実行する。

〔産業上の利用分野〕

本発明は分岐命令を構成する方式に係り、特にパイプ
ライン制御を用いたディジタル・シグナル・プロセッサ
（DSP）等における命令実行制御における分岐命令方式
に関するものである。

音声信号を実時間で処理するDSPでは、処理の高速化
のために、パイプライン制御を用いることが常識化して
いる。

この場合、分岐命令を実行するとパイプラインに乱れ
が発生し、命令の実行に関係しない無駄時間が発生す
る。これに対してディレイド分岐方式と呼ばれる比較的
高速の分岐方法が知られているが、この方法では、ある
条件が成立したときのみ分岐する条件分岐を行う場合に
は高速化されない。

そこで、ディレイド分岐と同等な効率を維持しなが
ら、条件分岐に対して適用される場合にも、無駄時間要
素を生じない分岐命令方式が要望される。

〔従来の技術〕

第５図は、従来の一般的なパイプライン制御を用いた
DSPの命令実行回路を示したものであって、PCは命令の
アドレスを発生するプログラム・カウンタ、ROMは実行
するプログラムの命令データが記憶されているリードオ
ンリー・メモリ、IR1,IR2はそれぞれ命令を一時保持す
るインストラクション・レジスタ、IDは命令を解読する
インストラクション・デコーダである。

PCで作成された命令のアドレスはROMに与えられ、ROM
から命令のデーダが読み出される。ROMから読み出され
たデータは、IR1に転送され、次にIR2に転送される。IR
1,IR2のデータは、命令解読に用いられるものであっ
て、IR1からのデータはメモリアクセス時のアドレス計
算等の制御に用いられ、IR2からのデータは内部バス制
御における転送命令の制御等に使用される。

第６図は、第５図の回路のタイムチャートを示したも
のであって、横軸は１命令サイクルを単位とした時間の
流れを示し、矢印で示すようにパイプライン的に順次命
令がシフトされる。第５図においてｎは命令を示し、
（ｎ）はROMのｎ番地のデータを表している。また、ｋ
は分岐先アドレスである。

いま第６図において、ｎ番地の命令が条件分岐命令で
ある場合には、ｎ番地の命令は実行に３サイクル必要で
ある。これは、ｎ−１番地の命令で条件が変化する場
合、条件が確定するのはｎ番地の命令の最初のサイクル
であり、その時点での条件に応じて分岐する場合には、
次のサイクルで分岐先のアドレスｋをPCにロードしなけ
ればならない。このため、単なる分岐の処理（PCへのロ
ード）に３サイクル必要となる。この場合、ｎ＋１番地
の命令は実行されないことになる。

ディレイド分岐は、このような無駄時間を減少させる
ために、ある制限を設けて、分岐命令を２サイクルで実
行できるようにしたものである。

第７図はディレイド分岐命令のタイムチャートを示し
たものである。

いま第７図においてｎが分岐命令である場合、ディレ
イド分岐ではｎ＋１番地の命令は実行を許される。この
ようにすることによって、分岐命令は、ｎ＋１番地の命
令に意味のある処理を行なえる場合には１サイクル、ｎ
＋１番地の命令に意味のない処理しか行えない場合に
は、無処理の命令を書いて、実質的に２サイクル命令と
して分岐を行うことができる。

分岐には条件がある場合と、条件がない場合との２種
類がある。条件がある場合で特に演算命令の結果を条件
として分岐する場合には、直前の命令の結果は使用して
はならないことになる。従って演算結果のフラグを条件
として分岐を行う場合は、直前に無処理命令等を挿入す
る必要がある。

第８図はディレイド分岐を用いたプログラムを示すも
のであって、無処理（NOP）命令を挿入する場合を例示
している。すなわち のようにNOP（無処理）命令を挿入することが必要とな
る。

また第９図は従来例の回路図を示したものであって、
PCの制御を行う部分を示したものである。同図におい
て、SEL1はセレクタ、Accは加算処理を行うアキュムレ
ータである。

通常の命令実行状態では、PCの値はAccに入力されて
“1"ずつインクリメントされ、SEL1を経て再度PCに入力
されることによって、ROMにおける命令を順次アクセス
する。内部バスからは、分岐命令時にPCに入力される。

〔発明が解決しようとする課題〕

従来のディレイド分岐命令においては、演算命令の結
果を条件として分岐する場合には、直前の命令の結果を
使用できないため、無処理命令を挿入する等の処理を行
う必要があるが、このような制限は、プログラム作成時
に、プログラマに対して負担を与える結果となる。

本発明はこのような従来技術の課題を解決しようとす
るものであって、ディレイド分岐命令と同様な効率を維
持しながら、上述のようなプログラム作成時の制限を除
去した分岐命令方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、プロ
グラムカウンタ（PC）からアドレスを与えてメモリ（RO
M）から命令を読み出し、第１の命令サイクルで読み出
した命令を第１のレジスタ（IR1）に保持してこの命令
の実行を制御し、次の命令サイクルで第１のレジスタ
（IR1）から読み出した命令を第２のレジスタ（IR2）に
保持してこの命令実行結果の転送を制御する処理装置の
パイプライン制御方式において、次のようにして２命令
サイクルで分岐命令を実行するものである。

すなわち第１のレジスタ（IR1）に保持された命令が
分岐命令であったとき、次の命令サイクルで次の命令の
アドレスを第３のレジスタ（PCS）に保持するととも
に、分岐先アドレスの命令をプログラムカウンタ（PC）
の値に従ってメモリから読み出す。

分岐する場合は、この分岐命令の次のアドレスの命令
を実行することなく、分岐先アドレスから読み合された
命令を実行する。

分岐しない場合は、分岐命令の次の命令を実行すると
ともに、分岐先アドレスの命令を実行することなく第３
のレジスタ（PCS）に保持されている分岐命令の次の命
令アドレスに１を加算してプログラムカウンタ（PC）に
入力して読み出したアドレスの命令を実行する。

〔作用〕

第２図および第３図は本発明の作用を説明する図であ
る。

第２図は、本発明の分岐命令方式を採用した場合の、
分岐する場合の条件分岐命令のタイムチャートを示した
ものである。

第２図において、ｎ番地の命令が分岐命令である。分
岐命令は２サイクルであって、次のｎ＋１番地の命令は
分岐時には実行されない。

ｎ−１番地の命令が演算命令のとき、その演算結果の
フラグにより、ｎ番地の命令実行の最初のサイクルで判
断を行って、分岐先であるｋ番地のアドレスに分岐を行
い、以後これに続けて命令実行を行う。

第３図は、本発明の分岐命令方式を採用した場合の、
分岐しない場合の条件分岐命令のタイムチャートを示し
たものである。

第３図において、分岐命令は同様に２サイクルであ
る。分岐命令があったときは、第２図の場合と同様に、
分岐を行うと否とに拘わらずPCに分岐先アドレスｋをロ
ードする。この際、次のｎ＋１番地のPCの値を一旦他の
場所に記憶しておき、その後分岐が行われなかったとき
は、これに“1"を加算した値ｎ＋２を再びPCに戻して、
この命令から命令実行を行う。

このように条件の判断を、ディレイド分岐命令方式で
はｎ−１番地の命令実行時に行っているのに対し、本発
明ではｎ番地の命令実行時の最初のサイクルで行ってい
る。従って本発明によれば、ディレイド分岐命令方式と
同様に高速の分岐を行うことができるとともに、分岐の
直前に無処理命令を挿入する等の処理が不要になるの
で、プログラム作成時の複雑さが緩和され、かつ直前の
演算命令の結果を条件として利用できることになる。

〔実施例〕

第４図は本発明の実施例のブロック図であって、第９
図におけると同じものを同じ符号で示し、SEL2は第２の
セレクタ、PCSはPCの値を保持する第３のレジスタであ
る。

通常の命令実行状態では、PCの値はSEL2を経てAccに
入力されて“1"ずつインクリメントされ、SEL1を経て再
度PCに入力されることによって、ROMにおける命令を順
次アクセスする。内部バスからは、分岐命令時にPCに入
力される。

PCSは分岐すると否とに拘わらず常にPCの値をラッチ
し、分岐しなかったときは、SEL2を経てPCSの値をAccに
入力して“1"をインクリメントし、SEL1を経てPCに入力
して次の番地の命令を読み出す。

〔発明の効果〕

以上説明したように本発明によれば、ディレイド分岐
命令方式と同様に高速の分岐を行うことができ、ディレ
イド分岐命令と同様な効率を維持しながら、分岐の直前
に無処理命令を挿入する等のプログラム作成時の制限を
除去した分岐命令方式を得ることができ、プログラム作
成時の複雑さが緩和されるとともに、直前の演算命令の
結果を条件として利用することができるようになるとい
う利点がある。

【図面の簡単な説明】

第１図は本発明の原理的構成示す図、第２図および第３
図は本発明の作用を説明する図、第４図は本発明の実施
例のブロック図、第５図はパイプライン制御を用いたDS
Pの命令実行制御回路を示す図、第６図は第５図の回路
のタイムチャートを示す図、第７図はディレイド分岐命
令のタイムチャートを示す図、第８図はディレイド分岐
命令を用いたプログラムを示す図、第９図は従来例の回
路図である。 PCはプログラムカウンタ、ROMはメモリ、IR1は第１のレ
ジスタ、IR2は第２のレジスタ、PCSは第３のレジスタで
ある。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】プログラムカウンタ（PC）からアドレスを
   与えてメモリ（ROM）から命令を読み出し、第１の命令
   サイクルで該読み出した命令を第１のレジスタ（IR1）
   に保持して該命令の実行を制御し、次の命令サイクルで
   該第１のレジスタ（IR1）から読み出した命令を第２の
   レジスタ（IR2）に保持して該命令実行結果の転送を制
   御する処理装置のパイプライン制御方式において、 前記第１のレジスタ（IR1）に保持された命令が分岐命
   令であったとき次の命令サイクルで次の命令サイクルを
   第３のレジスタ（PCS）に保持するとともに分岐先アド
   レスの命令を読み出し、分岐する場合は該分岐命令の次
   の命令アドレスの命令を実行することなく分岐先アドレ
   スから読み出された命令を実行し、分岐しない場合は分
   岐命令の次の命令を実行するとともに分岐先アドレスの
   命令を実行することなく前記第３のレジスタ（PCS）に
   保持されている分岐命令の次の命令アドレスに１を加算
   してプログラムカウンタ（PC）に入力して読み出したア
   ドレスの命令を実行することによって２命令サイクルで
   分岐命令を実行することを特徴とする分岐命令方式。