JPH0512010A - 分岐予測方式 - Google Patents
分岐予測方式Info
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- JPH0512010A JPH0512010A JP3163262A JP16326291A JPH0512010A JP H0512010 A JPH0512010 A JP H0512010A JP 3163262 A JP3163262 A JP 3163262A JP 16326291 A JP16326291 A JP 16326291A JP H0512010 A JPH0512010 A JP H0512010A
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- JP
- Japan
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- branch
- base
- address
- absolute address
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Abstract
(57)【要約】
【目的】 高性能を保持しつつ小量のハードウェアで実
現できる分岐予測方式を提供する。 【構成】 先取りした命令が分岐命令であることをデコ
ードするデコーダ１−１４と、ベースレジスタの番号単
位にベースアドレスの絶対アドレスを記憶するベース絶
対アドレスバッファ１−５と、デコーダによりデコード
の結果、先取りした命令が分岐命令であった場合に、該
分岐命令の命令語中で指定されるベーシレジスタ番号に
対応しベース絶対アドレスバッファにより記憶されてい
るベースアドレスの絶対アドレスと、命令語中で指定さ
れるディスプレースメントを加算する加算器１−８とを
有し、加算器による加算結果に基づき分岐先の命令の先
取りを行うことを特徴とした分岐予測方式。
現できる分岐予測方式を提供する。 【構成】 先取りした命令が分岐命令であることをデコ
ードするデコーダ１−１４と、ベースレジスタの番号単
位にベースアドレスの絶対アドレスを記憶するベース絶
対アドレスバッファ１−５と、デコーダによりデコード
の結果、先取りした命令が分岐命令であった場合に、該
分岐命令の命令語中で指定されるベーシレジスタ番号に
対応しベース絶対アドレスバッファにより記憶されてい
るベースアドレスの絶対アドレスと、命令語中で指定さ
れるディスプレースメントを加算する加算器１−８とを
有し、加算器による加算結果に基づき分岐先の命令の先
取りを行うことを特徴とした分岐予測方式。
Description
【０００１】
【産業上の利用分野】本発明は、分岐予測方式、特に仮
想記憶空間を有するパイプライン構成の情報処理装置に
使用される分岐予測方式に関する。
想記憶空間を有するパイプライン構成の情報処理装置に
使用される分岐予測方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置の分岐予測
方式には、分岐命令が格納されている絶対アドレス単位
に、前回分岐命令を実行したときに求まった分岐先の絶
対アドレスを記憶しそのアドレスに基づいて次命令の先
取りを行う方式や、前回分岐命令を実行したときの分岐
方向を記憶し、その方向に基づき分岐成功側を先取りす
る場合は、パイプラインの下位ユニットで分岐先の絶対
アドレスが求まるのを待って次命令の先取りを行う方式
がある。
方式には、分岐命令が格納されている絶対アドレス単位
に、前回分岐命令を実行したときに求まった分岐先の絶
対アドレスを記憶しそのアドレスに基づいて次命令の先
取りを行う方式や、前回分岐命令を実行したときの分岐
方向を記憶し、その方向に基づき分岐成功側を先取りす
る場合は、パイプラインの下位ユニットで分岐先の絶対
アドレスが求まるのを待って次命令の先取りを行う方式
がある。
【０００３】
【発明が解決しようとする課題】上述した従来技術のう
ち分岐先の絶対アドレスを記憶する方式では、ハードウ
ェア量が非常に多くなるという問題点がある。
ち分岐先の絶対アドレスを記憶する方式では、ハードウ
ェア量が非常に多くなるという問題点がある。
【０００４】また、分岐の方向を記憶する方式では、分
岐先の絶対アドレスを記憶する方式に比べればハードウ
ェア量は少なくて済むものの、分子先の絶対アドレスが
求まる迄の間は次命令の先取りができない為、性能が劣
るという問題点がある。
岐先の絶対アドレスを記憶する方式に比べればハードウ
ェア量は少なくて済むものの、分子先の絶対アドレスが
求まる迄の間は次命令の先取りができない為、性能が劣
るという問題点がある。
【０００５】
【課題を解決するための手段】本発明の分岐予測方式
は、仮想記憶空間を有し、分岐命令の分岐先アドレス
が、命令語中で指定されるベースレジスタの内容とディ
スプレースメントの加算結果によって定義され、且つ命
令の先取りを行うパイプライン構成の情報処理装置にお
ける分岐予測方式において、先取りした命令が分岐命令
であることをデコードするデコーダと、ベースレジスタ
の番号単位にベースアドレスの絶対アドレスを記憶する
ベース絶対アドレスバッファと、前記デコーダによりデ
コードの結果、先取りした命令が分岐命令であった場合
に、該分岐命令の命令語中で指定されるベーシレジスタ
番号に対応し前記ベース絶対アドレスバッファにより記
憶されているベースアドレスの絶対アドレスと、命令語
中で指定されるディスプレースメントを加算する加算器
とを有し、前記加算器による加算結果に基づき分岐先の
命令の先取りを行うことを特徴とする。
は、仮想記憶空間を有し、分岐命令の分岐先アドレス
が、命令語中で指定されるベースレジスタの内容とディ
スプレースメントの加算結果によって定義され、且つ命
令の先取りを行うパイプライン構成の情報処理装置にお
ける分岐予測方式において、先取りした命令が分岐命令
であることをデコードするデコーダと、ベースレジスタ
の番号単位にベースアドレスの絶対アドレスを記憶する
ベース絶対アドレスバッファと、前記デコーダによりデ
コードの結果、先取りした命令が分岐命令であった場合
に、該分岐命令の命令語中で指定されるベーシレジスタ
番号に対応し前記ベース絶対アドレスバッファにより記
憶されているベースアドレスの絶対アドレスと、命令語
中で指定されるディスプレースメントを加算する加算器
とを有し、前記加算器による加算結果に基づき分岐先の
命令の先取りを行うことを特徴とする。
【０００６】
【実施例】以下本発明の実施例について図面を参照しな
がら説明する。尚、本実施例に於いては、簡略化の為、
命令長は一律４バイトであり、命令の形式は図２に示す
様に上位１バイトで命令コード２−１，続く３ビットが
ベースレジスタ番号２−２，残る２１ビットがディスプ
レースメントであるとする。
がら説明する。尚、本実施例に於いては、簡略化の為、
命令長は一律４バイトであり、命令の形式は図２に示す
様に上位１バイトで命令コード２−１，続く３ビットが
ベースレジスタ番号２−２，残る２１ビットがディスプ
レースメントであるとする。
【０００７】図１は本発明の一実施例を示す命令取り出
し制御部のブロック図である。
し制御部のブロック図である。
【０００８】１−１は命令キャッシュであり、アドレス
レジスタ１−２によりセレクタ１−１３を経由してアド
レスが与えられる。読み出された命令は命令レジスタ１
−３にセットされる。通常の命令取り出し制御はアドレ
ス１−２にセレクタ１−１１により命令長である＋４ず
つ加算された結果がセットされることにより行われる。
レジスタ１−２によりセレクタ１−１３を経由してアド
レスが与えられる。読み出された命令は命令レジスタ１
−３にセットされる。通常の命令取り出し制御はアドレ
ス１−２にセレクタ１−１１により命令長である＋４ず
つ加算された結果がセットされることにより行われる。
【０００９】１−５は、ベースレジスタの番号毎にベー
スアドレスの絶対アドレスを記憶するベース絶対アドレ
スバッファであり、１−６は命令レジスタ１−３にセッ
トされた命令のベースレジスタ番号２−２をスタックす
るＦＩＦＯ形式のベースレジスタバッファである。
スアドレスの絶対アドレスを記憶するベース絶対アドレ
スバッファであり、１−６は命令レジスタ１−３にセッ
トされた命令のベースレジスタ番号２−２をスタックす
るＦＩＦＯ形式のベースレジスタバッファである。
【００１０】また、１−７は命令レジスタ１−３のディ
スプレースメント２−３と、ベース絶対アドレスバッフ
ァ１−５を命令レジスタ１−３のベースレジスタ番号２
−２をアドレスとしてセレクタ１−１２を介して読み出
したベースアドレスの絶対アドレスと各々入力とする加
算器１−８の出力をスタックするＦＩＦＯ形式の分岐先
予測絶対アドレスバッファである。
スプレースメント２−３と、ベース絶対アドレスバッフ
ァ１−５を命令レジスタ１−３のベースレジスタ番号２
−２をアドレスとしてセレクタ１−１２を介して読み出
したベースアドレスの絶対アドレスと各々入力とする加
算器１−８の出力をスタックするＦＩＦＯ形式の分岐先
予測絶対アドレスバッファである。
【００１１】１−４はパイプラインの下位ユニットによ
り求められた分岐先の絶対アドレスを保持する分岐先絶
対アドレスレジスタ、１−９，１−１０は減算器、１−
１５は比較器、１−１４は命令レジスタ１−３の命令コ
ードをデコードするデコーダである。
り求められた分岐先の絶対アドレスを保持する分岐先絶
対アドレスレジスタ、１−９，１−１０は減算器、１−
１５は比較器、１−１４は命令レジスタ１−３の命令コ
ードをデコードするデコーダである。
【００１２】図３は、本実施例の情報処理装置のパイプ
ライン構成図である。３−１は命令取り出し制御部であ
り、その詳細が図１に示す通りである。３−２はオペラ
ンドのアドレス展開部、３−３はアドレス展開部３−２
で展開されたアドレスを絶対アドレスに変換するアドレ
ス変換部、３−４はアドレス変換部３−３で変換された
絶対アドレスに基づいてオペランドキャッシュを索引し
オペランドのデータを得るオペランドキャッシュ部、３
−５は演算部である。
ライン構成図である。３−１は命令取り出し制御部であ
り、その詳細が図１に示す通りである。３−２はオペラ
ンドのアドレス展開部、３−３はアドレス展開部３−２
で展開されたアドレスを絶対アドレスに変換するアドレ
ス変換部、３−４はアドレス変換部３−３で変換された
絶対アドレスに基づいてオペランドキャッシュを索引し
オペランドのデータを得るオペランドキャッシュ部、３
−５は演算部である。
【００１３】以下命令レジスタ１−３に分岐命令がセッ
トされた場合の動作について説明する。
トされた場合の動作について説明する。
【００１４】デコーダ１−１４により分岐命令であるこ
とがデコードされると、次命令の命令キャッシュ１−１
の読み出しアドレスとしてセレクタ１−１３に於いて加
算器１−８の出力が選択される。加算器１−８の出力
は、命令レジスタ１−３にセットされた命令が分岐命令
であれば、ディスプレースメント２−３とベースレジス
タ番号２−２によって読み出されたベース絶対アドレス
バッファ１−５の値、即ち対応するベースアドレスレジ
スタの絶対アドレスとの加算結果であり、分岐先の絶対
アドレスを示す。従って次命令の読み出しは加算器１−
８の出力を命令キャッシュ１−１のアドレスとして行わ
れる。
とがデコードされると、次命令の命令キャッシュ１−１
の読み出しアドレスとしてセレクタ１−１３に於いて加
算器１−８の出力が選択される。加算器１−８の出力
は、命令レジスタ１−３にセットされた命令が分岐命令
であれば、ディスプレースメント２−３とベースレジス
タ番号２−２によって読み出されたベース絶対アドレス
バッファ１−５の値、即ち対応するベースアドレスレジ
スタの絶対アドレスとの加算結果であり、分岐先の絶対
アドレスを示す。従って次命令の読み出しは加算器１−
８の出力を命令キャッシュ１−１のアドレスとして行わ
れる。
【００１５】ここでベース絶対アドレスバッファ１−５
に記憶されている各ベースレジスタ番号毎の絶対アドレ
スの値は、前回、該当するベースレジスタ番号を使用す
る任意の分岐命令が実行されたときに求められたもので
ある。従ってその後、ベースレジスタを更新する命令が
実行されたり、アドレス空間が切り換わった場合には正
しい値とは限らない。この為、次命令の取り出しに使用
したベースレジスタの絶対アドレスが正しい値であった
か否かを検証する必要が生じる。
に記憶されている各ベースレジスタ番号毎の絶対アドレ
スの値は、前回、該当するベースレジスタ番号を使用す
る任意の分岐命令が実行されたときに求められたもので
ある。従ってその後、ベースレジスタを更新する命令が
実行されたり、アドレス空間が切り換わった場合には正
しい値とは限らない。この為、次命令の取り出しに使用
したベースレジスタの絶対アドレスが正しい値であった
か否かを検証する必要が生じる。
【００１６】命令レジスタ１−３にセットされた分岐命
令は、パイプラインの下位ユニットである図３のアドレ
ス展開部３−２に供給され、分岐先アドレスの展開が行
われ、さらにアドレス変換部３−２に於いて分岐先の絶
対アドレス変換が行われる。アドレス変換部３−２に於
いて求められた分岐先の絶対アドレスは命令取り出し制
御部３−１に送られ、図１の分岐先予測絶対アドレスレ
ジスタ１−４にセットされる。
令は、パイプラインの下位ユニットである図３のアドレ
ス展開部３−２に供給され、分岐先アドレスの展開が行
われ、さらにアドレス変換部３−２に於いて分岐先の絶
対アドレス変換が行われる。アドレス変換部３−２に於
いて求められた分岐先の絶対アドレスは命令取り出し制
御部３−１に送られ、図１の分岐先予測絶対アドレスレ
ジスタ１−４にセットされる。
【００１７】分岐命令の次命令の取り出しに使用した絶
対アドレスは分岐先予測絶対アドレスバッファ１−７に
スタックされている為、分岐先予測絶対アドレスバッフ
ァ１−７の出力と分岐先予測絶対アドレスレジスタ１−
４の出力を比較器１−１５により比較することにより前
記検証が行われる。
対アドレスは分岐先予測絶対アドレスバッファ１−７に
スタックされている為、分岐先予測絶対アドレスバッフ
ァ１−７の出力と分岐先予測絶対アドレスレジスタ１−
４の出力を比較器１−１５により比較することにより前
記検証が行われる。
【００１８】比較器１−１５により比較結果により一致
が検出されれば、分岐命令の次命令の取り出しは正しい
アドレスで行われたことになり、そのまま動作は続けら
れる。
が検出されれば、分岐命令の次命令の取り出しは正しい
アドレスで行われたことになり、そのまま動作は続けら
れる。
【００１９】逆に比較器１−１５により不一致が検出さ
れると、比較器１−１５の出力ＣＡＮ信号が“１”とな
り、パイプライン下位ユニットに対し分岐命令の次命令
以降の処理をキャンセルするとともに、セレクタ１−１
１に於いて分岐先予測絶対アドレスレジスタ１−４の値
を選択し、アドレスレジスタ１−２にセットすることに
より、分岐命令の次命令からの再取り出しを行う。ま
た、この場合、先に使用したベース絶対アドレスバッフ
ァ１−５の内容は、正しくなかったことになる為、以下
の様にベース絶対アドレスバッファ１−５の更新を行
う。
れると、比較器１−１５の出力ＣＡＮ信号が“１”とな
り、パイプライン下位ユニットに対し分岐命令の次命令
以降の処理をキャンセルするとともに、セレクタ１−１
１に於いて分岐先予測絶対アドレスレジスタ１−４の値
を選択し、アドレスレジスタ１−２にセットすることに
より、分岐命令の次命令からの再取り出しを行う。ま
た、この場合、先に使用したベース絶対アドレスバッフ
ァ１−５の内容は、正しくなかったことになる為、以下
の様にベース絶対アドレスバッファ１−５の更新を行
う。
【００２０】ベースレジスタ番号バッファ１−６には先
に使用したベースレジスタ番号２−２がスタックされて
おり、ＣＡＮ信号が“１”となることによりセレクタ１
−１２に於いてベースレジスタ番号バッファ１−６の出
力を選択し、先に使用したベースアドレスの絶対アドレ
スをベース絶対アドレスバッファ１−５の出力に読み出
し演算器１−９に入力する。
に使用したベースレジスタ番号２−２がスタックされて
おり、ＣＡＮ信号が“１”となることによりセレクタ１
−１２に於いてベースレジスタ番号バッファ１−６の出
力を選択し、先に使用したベースアドレスの絶対アドレ
スをベース絶対アドレスバッファ１−５の出力に読み出
し演算器１−９に入力する。
【００２１】一方、分岐先予測絶対アドレスバッファ１
−７にはベース絶対アドレスバッファ１−５の出力と該
分岐命令のディスプレースメントとの加算結果がスタッ
クされている為、分岐先予測絶対アドレスバッファ１−
７の出力を減算器１−９の他方に入力することにより、
該分岐命令のディスプレースメント２−３の値が得られ
る。
−７にはベース絶対アドレスバッファ１−５の出力と該
分岐命令のディスプレースメントとの加算結果がスタッ
クされている為、分岐先予測絶対アドレスバッファ１−
７の出力を減算器１−９の他方に入力することにより、
該分岐命令のディスプレースメント２−３の値が得られ
る。
【００２２】次に、減算器１−９で求められたディスプ
レースメント２−３の値と分岐先予測絶対アドレスレジ
スタ１−４の値を減算器１−１０に入力することにより
該当するベースレジスタ番号２−２のベースアドレスの
絶対アドレスを求め、この値を新たにベース絶対アドレ
スバッファ１−５に登録することにより、更新を行い次
に任意の分岐命令が該ベースレジスタを指定したときに
使用する。
レースメント２−３の値と分岐先予測絶対アドレスレジ
スタ１−４の値を減算器１−１０に入力することにより
該当するベースレジスタ番号２−２のベースアドレスの
絶対アドレスを求め、この値を新たにベース絶対アドレ
スバッファ１−５に登録することにより、更新を行い次
に任意の分岐命令が該ベースレジスタを指定したときに
使用する。
【００２３】
【発明の効果】以上説明したように、本発明の分岐予測
方式は、ベースレジスタ番号にベースアドレスの絶対ア
ドレスを記憶することにより、従来の分岐先の方向を記
憶する方法に比べて少ないハードウェア量でしかも高い
性能を得ることができ、また、従来の分岐先の絶対アド
レスを記憶する方法に比べて極端に少ないハードウェア
量でかつ同一の性能が得られる効果がある。
方式は、ベースレジスタ番号にベースアドレスの絶対ア
ドレスを記憶することにより、従来の分岐先の方向を記
憶する方法に比べて少ないハードウェア量でしかも高い
性能を得ることができ、また、従来の分岐先の絶対アド
レスを記憶する方法に比べて極端に少ないハードウェア
量でかつ同一の性能が得られる効果がある。
【図１】本発明による命令取り出し制御部のブロック
図。
図。
【図２】命令形式図である。
【図３】本発明によるパイプライン構成図である。
１−１ 命令キャッシュ １−２ アドレスレジスタ １−３ 命令レジスタ １−４ 分岐先絶対アドレスレジスタ １−５ ベース絶対アドレスレジスタ １−６ ベースレジスタ番号バッファ １−７ 分岐先予測絶対アドレスバッファ １−８ 加算器 １−９，１−１０ 減算器 １−１１，１２，１３ セレクタ １−１４ デコーダ １−１５ 比較器 ２−１ 命令コード ２−２ ベースレジスタ番号 ２−３ ディスプレースメント ３−１ 命令取り出し制御部 ３−２ アドレス展開部 ３−３ アドレス変換部 ３−４ オペランドキャッシュ部 ３−５ 演算部
Claims (1)
- 【特許請求の範囲】 【請求項１】 仮想記憶空間を有し、分岐命令の分岐先
アドレスが、命令語中で指定されるベースレジスタの内
容とディスプレースメントの加算結果によって定義さ
れ、且つ命令の先取りを行うパイプライン構成の情報処
理装置における分岐予測方式において、 先取りした命令が分岐命令であることをデコードするデ
コーダと、 ベースレジスタの番号単位にベースアドレスの絶対アド
レスを記憶するベース絶対アドレスバッファと、 前記デコーダによりデコードの結果、先取りした命令が
分岐命令であった場合に、該分岐命令の命令語中で指定
されるベーシレジスタ番号に対応し前記ベース絶対アド
レスバッファにより記憶されているベースアドレスの絶
対アドレスと、命令語中で指定されるディスプレースメ
ントを加算する加算器とを有し、 前記加算器による加算結果に基づき分岐先の命令の先取
りを行うことを特徴とした分岐予測方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163262A JP2687765B2 (ja) | 1991-07-04 | 1991-07-04 | 分岐予測方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163262A JP2687765B2 (ja) | 1991-07-04 | 1991-07-04 | 分岐予測方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512010A true JPH0512010A (ja) | 1993-01-22 |
| JP2687765B2 JP2687765B2 (ja) | 1997-12-08 |
Family
ID=15770467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163262A Expired - Fee Related JP2687765B2 (ja) | 1991-07-04 | 1991-07-04 | 分岐予測方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687765B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7165254B2 (en) | 2004-07-29 | 2007-01-16 | Fujitsu Limited | Thread switch upon spin loop detection by threshold count of spin lock reading load instruction |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS5734254A (en) * | 1980-08-08 | 1982-02-24 | Nec Corp | Information processing device |
| JPS62126442A (ja) * | 1985-11-27 | 1987-06-08 | Hitachi Ltd | デ−タ処理装置 |
| JPH01271842A (ja) * | 1988-04-22 | 1989-10-30 | Nec Corp | 情報処理装置 |
| JPH0228724A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ltd | 分岐命令制御方式 |
-
1991
- 1991-07-04 JP JP3163262A patent/JP2687765B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS5734254A (en) * | 1980-08-08 | 1982-02-24 | Nec Corp | Information processing device |
| JPS62126442A (ja) * | 1985-11-27 | 1987-06-08 | Hitachi Ltd | デ−タ処理装置 |
| JPH01271842A (ja) * | 1988-04-22 | 1989-10-30 | Nec Corp | 情報処理装置 |
| JPH0228724A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ltd | 分岐命令制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7165254B2 (en) | 2004-07-29 | 2007-01-16 | Fujitsu Limited | Thread switch upon spin loop detection by threshold count of spin lock reading load instruction |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687765B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970225 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970722 |
|
| LAPS | Cancellation because of no payment of annual fees |