JPS5940387A - 仮想記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は仮想アドレスを物理アドレスに商運に変換する
ためにアドレス変換バッファを有する情報処理装置に係
り、特に分岐命令の分岐先アドレスのアドレス変換にお
ける仮想記憶制御方式に関する。

〔発明の技術的背景とその問題点〕

この種の情報処理装置では、一般に分岐命令の分岐先ア
ドレスの仮想アドレスから物理アドレスへの変換は、通
常のオペランドのアドレス変換と同様に扱われていた。

すなわち、アドレス変換を高速に行なうためにアドレス
変換バッファ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ　ａ
ｓｉｄ＠Ｂｕｆｆ＠ｔ；以下、ＴＬＢと称する）を有す
る情報処理装置では、まずＴＬＢによりアドレス変換が
行なわれ、ＴＬＢに対応するアドレス変換対が無い場合
には、ファームウェアによるアドレス変換が行なわれそ
の結果がＴＬＢに取り込まれる。

しかし、分岐先アドレスの変換を上述のように通常のオ
ペランドのアドレス変換と同様に扱うと、その分岐先（
物理）アドレスが使用されない（分岐条件不成立の）場
合でもＴＬＢにヒツトしなければファームウェアによる
計算（アドレス変換）が行なわれ、かつＴＬＢの内容も
書き換えられてしまうことを本発明者は認識するに至っ
た。そして、このような場合にはＴＬＢのヒツト率も低
下するため処理効率が低下することをも本発明者は認識
するに至った。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものでその目的は、
分岐命令の分岐先仮想アドレスを物理アドレスに変換す
る場合に、無駄な計算を減少すると共にＴＬＢ（アドレ
ス変換バッファ）のヒツト率の低下を防止でき、もって
処理効率の向上が図れる仮想記憶制御方式を提供するこ
とにある。

〔発明の概要〕

本発明は分岐命令の分岐先アドレスの仮想アドレスから
物理アドレスへの変換時において、ＴＬＢ　（アドレス
変換バッファ）に対応するアドレス変換対が無い場合に
セットされるフラグを設け、当該フラグがセットされて
いる状態では上記分岐命令の分岐条件成立が確定するま
で主記憶にあるページテーブルなどの情報をもとにアド
レス変換を行なうことを保留すると共に、パイプライン
制御方式が適用されるものにあっては分岐先命令列の先
読みも保留するようにしている。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。図
面は本発明が適用される情報処理装置の要部構成を示す
もので、１ノは命令列やデータが格納される主記憶、１
２は主記憶１ノをアクセスするだめのアドレス（物理ア
ドレス）が保持されるメモリアドレスレジスタ（以下、
ＭＡＲと称する）である。１３は主記憶１１に格納され
ている命令列の一部のコピーが保持されるバッファ（以
下、Ｉ−Ｃａｃｈｅと称する）、１４はＩ−Ｃａｃｈｅ
　１．３をアクセスするためのアドレスが保持されるキ
ャッシュアドレスレジスタ（以下、ＣＡＲと称する）、
１５はＩ−Ｃａｃｈｅ１３のディレクトリをチェックす
るディレクトリチェック制御部（以下、ディレクトリ制
御部と称する）である。

１６は命令先読みのために現在実行中の命令列に関する
物理アドレスと、分岐命令の分岐先の物理アドレスを保
持する２つのカウンタ（図示せず）を備えたカランタ部
（以下、ＭＬＯＣと称する）、１７はＭＬＯＣＪ６を監
視して命令先読み中にアクセスすべきページが次のペー
ジに移ることを検出するページ切換検出部である。１８
はＩ−Ｃａｃｈｅ　１３または主記憶１ノから先読みさ
れた命令列が格納される命令バッファ（以下、ｌＢと称
する）である。１９はｌＢ１８から収り出される命令が
保持される命令レジスタ（以下、ＩＲと称する）、２０
はアドレス計算部である。アドレス計算部２０では、ｌ
Ｒ１９に保持されている命令が示すオペランドの仮想ア
ドレス、または当該命令が分岐命令の場合にはその分岐
先の仮想アドレスが計算される。２１はアドレス計算部
２０で計算された仮想アドレスが保持される仮想アドレ
スレジスタ（以下、ＶＡＲと称する）、２２はＶＡＲ２
Ｊに保持されている仮想アドレスを物理アドレスに変換
するアドレス変換部である。アドレス変換部２２は仮想
アドレスを物理アドレスに高速に変換するために図示せ
ぬＴＬＢ（アドレス変換バッファ）を有している。２３
はアドレス変換部２２でアドレス変換されたオペランド
の物理アドレス（実アドレス）が保持される実アドレス
レジスタ（以下、ＲＡＲと称する）である。

なお、アドレス変換部２２でアドレス変換された分岐命
令の分岐先物理アドレスはＭＬＯＣ１６の該当するカウ
ンタにロードされる。

２４はアドレス変換部２２において分岐命令の分岐先ア
ドレスを仮想アドレスから物理アドレスに変換する際、
ＴＬＢに対応するアドレス変換対が無い場合にセットさ
れるフラグである。

２５はＭＬＯＣ１６に対応した現在実行中の命令列に関
する仮想アドレス、または分岐命令の分岐先の仮想アド
レスを保持する２つのレジスタ（図示せず）を備えたレ
ジスタ部（以下、ＬＯＣＢと称ｆる）、２６はアダーで
ある。アダー２６は、ページ切換検出部１７のページ切
換検出時に、ＬＯＣＢ２５に保持されている現在実行中
の命令列に関する仮想アドレスのページ番号フィールド
の内容を＋１してアドレス変換部２２に出力するように
なっている。また、アダー２６は、フラグ２４がセット
されている状態で分岐命令の分岐条件が確定した場合に
、ＬＯＣＢ２５に保持されている分岐先仮想アドレスを
そのままアドレス変換部２２に出力するようになってい
る。なお、アドレス変換部２２内のＴＬＢに対応するア
ドレス変換対が無い場合に主記憶１１にあるページテー
ブル等の情報をもとにアドレス変換を行なうファームウ
ェアなど各種制御を行なうファームウェアを有するマイ
クロプログラム制御部は省略されている。

次に本発明の一実施例の動作を説明する。本実施例では
、処理効率を良くするため命令の先読みが行なわれてい
る。この命令先読みのための命令格納アドレスはＭＬＯ
Ｃ１６（のいずれか一方のカウンタ）に物理アドレス（
実アドレス）の形で保持され、当該物理アドレスを用い
て必要に応じてＩ−ＣａｃｈｅＪ　３　（または主記憶
１１）がアクセスされる。そして、このアクセスによっ
て先読みされた命令はｌＢ１１ｊに格納される。

ＩＢｌＢに格納された命令は必要に応じてｌＲ１９に取
り出され、命令のデコード、アドレス計算部２０におけ
るオペランドアドレスの計算等が行なわれる。オペラン
ドアドレス（または分岐命令の分岐先アドレス）は、ま
ずアドレス計算部２０において仮想アドレスで求められ
、ＶＡＲ２１に保持される。

ＶＡＲ２Ｊに保持された仮想アドレスはアドレス変換部
２２に出力される。アドレス変換部２２では、まずＴＬ
Ｂが参照される。そして、ＴＬＢＫ対応するアドレス変
換対（仮想アドレスと実記憶のページ枠番号との対）が
存在する場合、該当仮想アドレスがオペランドアドレス
であれば変換により求められた物理アドレスはＲＡＲ２
３に保持される。同じく該当仮想アドレスが分岐先アド
レスであれば、変換により求められた物理アドレスは現
在実行中の命令列に関する物理アドレス（すなわち命令
先読みのために用いられている物理アドレス）が保持さ
れているＭＬＯＣ１６の対応するカウンタ（一方のカウ
ンタ）と対をなすカウンタ（他方のカウンタ）に保持さ
れる。これは、分岐命令の分岐条件が不成立となった場
合に、ＭＬＯＣ１６の上記一方のカウンタの出力を用い
て分岐命令に続く命令列が正常に読み出されて実行され
るようにするためである。なお、分岐命令の分岐条件が
成立した場合には、ＭＬＯＣ１６の上記他方のカウンタ
の出力を用いて分岐先命令列が続み出され、当該他方の
カウンタが現在実行中の命令列に関する物理アドレスを
保持するカウンタとして扱われる。したがって、次に分
岐命令がｌＲ１９に収り出され、その分岐先仮想アドレ
スがアドレス計算部２０で求められ、アドレス変換部２
２で対応する分岐先物理アドレスが求められた場合、当
該分岐先物理アドレスは前回と異なってＭＬＯＣｌｅの
上記一方のカウンタに保持される。

一方、アドレス父風′部２２においてＴＬＢが参照され
た場合に、当該ＴＬＢに対応するアドレス変換対が無い
ときには、オペランドアドレスのアドレス変換であれば
ファームウェアにより主記憶１１に置かれた各棹テーブ
ル（例えばセグメントテーブルやページテーブル）が参
照され、実記憶（主記憶１１）のベージ枠番号（ページ
ラフレームーナンバー、ページ拳フレーム・アドレス）
が求められる。そして、ページ枠番号と仮想アドレス中
の反位（べ−ｉ）内相対アドレス）とを加算または連結
することにより物理アドレスが得られる。このようにし
て得られた物理アドレスはＲＡＲ，？、９に保持される
。

また、仮想アドレス（の変位を除く部分）とページ枠番
号とのアドレス変換対はＴＬＢに格納される。これに対
し、分岐命令の分岐先アドレスのアドレス変換であれば
、上述のようにＴＬＢに対応するアドレス変換対が無い
場合、フラグ２４がセットされる。また、該当する仮想
アドレス（分岐先仮想アドレス）は、ＬＯＣＢ２５のＭ
ＬＯＣｌｅに対応した現在実行中の命令列に関する仮想
アドレスが保持されているレジスタ（一方のレジスタ）
と対をなすレジスタ（他方のレジスタ）に保持される。

そして、フラグ２４がセットされている場合、上記分岐
命令の分岐条件成立が確定するまで（上述したオペラン
ドアドレスの場合のような）主記憶１ノにある情報をも
とに行なわれるファームウェアによるアドレス変換は保
留される。

ところでＭＬＯＣｌｅには前述したように現在実行中の
命令列に関する物理アドレスと、分岐命令の分岐条件が
成立した場合の分岐先物理アドレスが保持される。本実
施例では、分岐のない命令列を実行中には、ＭＬＯＣ１
６の対応するカウンタをカウント更新させ、そのカウン
ト出力を命令先読みのための物理アドレスとしている。

こうすることにより、その都度アドレス反換部（アドレ
ス変換機構）を用いて仮想アドレスを物理アドレスに変
換して命令先読みを行なう従来方式に比べ処理効率が向
上する。

しかし、ＭＬＯＣｌｅ内のカウンタを動作させて命令先
読みをする本方式では、先読み対象となっていた命令列
が置かれている実記憶上のページが次のページに移った
場合、誤ったページの命令列が先読みされる不都合が生
じる。これは、仮想アドレス空間上ではページ（ページ
番号）は連続しているが、実記憶上では連続していない
ことによる。そこで本実施例では、ページが次のページ
に切り換わる場合に、物理アドレスのページ内相対アド
レスを示す下位アドレスがオール＠１″からオール″′
０″となり、上位アドレス部分が＋１されることを利用
してアクセスページ先を次のページに切り換えることを
検出するようにしている。これを行なうのがページ切換
検出部１７である。すなわち、ページ切換検出部１７は
ＭＬＯＣ１６の現在実行中の命令列に関する物理アドレ
スが保持されているカウンタの出力（物理アドレス）を
監視し、当該カウンタがカウントアツプした際にそれま
で実行していたページから次のページに移るか否かの検
出を行なう。これは、例えば物理アドレスのアドレス長
が３２ビツトで、ページサイズが２ＫＢ（２０４８バイ
ト）の場合であれば、ピット２１からビット２０へのキ
ャリー・イン（Ｃａｒｒｙ　　ｉｎ）を検出することに
よって可能となる。

ページ切換検出部１７によってアクセスすべきページが
次のページに移ることが検出されると、ＬＯＣＢ　２５
　Ｏ（ＭＬＯＣｌｅに保持されている現在実行中の命令
列に関する物理アドレスに）対応する仮想アドレスのペ
ージ番号フィールドの内容がアダー２６によって＋１さ
れ、アドレス寂換部２２に出力される。これによりＭｉ
Ｊ述したように仮想アドレスから物理アドレスへの変換
が行なわれる。なお、このときの仮想アドレスの変位（
ページ内相対アドレス）は、必ずしも該当するページの
正しい変位を示しているとは限らないが、アドレス変換
対を求める場合には当該変位は不要であり、何ら間融と
ならない。また、ＭＬＯＣ１６の前記カウントアツプ後
の物理アドレスの変位（ページ内相対アドレス）は該当
するページの正しい変位を示しているため、物理アドレ
スを求める場合にはアドレス変換対を求めるときに得ら
れるページ砕番号と、ＭＬＯＣ１６の前記カウントアツ
プ後の物理アドレスの変位とを加算もしくは連結すれば
よい。そして、このようにして求められた実記憶（主記
憶１））上の新しいページの先頭位置を示す物理アドレ
スは、ＭＬＯＣ１６の対応するカウンタに保持される。

すなわら当該カウンタの内容が、誤った物理アドレスか
ら正しい物理アドレスに変更される。しかして、ＭＬＯ
Ｃ１６の対応するカウンタがカウント更新されて命令先
読みが行なわれる。

一方、ＭＬＯＣ１６の分岐先物理アドレスが保持される
カウンタは次のように用いられる。

前述したように分岐先仮想アドレスのアドレス変換時に
、ＴＬＢに対応するアドレス変換対が存在して分岐先物
理アドレスが求められ、当該分岐先物理アドレスがＭＬ
ＯＣＪ６の対応するカウンタに保持されている状態で、
分岐命令の分岐条件成立が確定したものとする。この場
合、ＭＬＯＣＪ６のカウンタは、分岐先物理アドレスが
保持されているカウンタに切り換えられる。

そして、このカウンタの出力を用いてＩ　−Ｃａｃｈｏ
　Ｉ　３または主記憶１ノから分岐先命令列が読み出さ
れ、ＩＢｌＢに格納される。これに対し、分岐先仮想ア
ドレスのアドレス変換時にＴＬＢに対応するアドレス変
換対が無くフラグ２４がセットされた場合、前述したよ
うにファームウェアによるアドレス変換が保留されて分
岐先物理アドレスが求められていないので分岐先命令列
の読み出しは次の手順で行なわれる。

すなわち、分岐命令の分岐条件成立が確定した場合にフ
ラグ２４がセットされていると、ＬＯＣＢ、？５に保持
されている分岐先仮想アドレスがアダー２６を介してそ
のままアドレス変換部２２に出力され、ファームウェア
により前述したオペランドアドレスのアドレス変換と同
様にアドレス変換が行なわれる。このとき求められたア
ドレス変換対はＴＬＢに格納され、分岐先物理アドレス
はＭＬＯＣＪ１５の対応するカウンタに保持される。そ
して、このカウンタの出力を用いて分岐先命令列が読み
出される。

次に本発明の他の実施例を説明する。なお、当該実施例
は本発明をパイプライン制御方式の情報処理装置に適用
した場合であり、その構成は基本的に前記実施例と同様
であるため、前記実施例で用いた図面を参照して説明す
る。本実施例の前記実施例と特に異なる点は、パイプラ
インのステージを制御するパイプライン制御機構（図示
せず）を有している点、このパイプライン制御機構の制
御による分岐先命令列の先読みを、フラグ２４がセット
されている場合には分岐条件成立が確定するまで保留す
る点である。

また、本実施例では、ＩＢｌＢは前記実施例と異なって
２つのバッファ（図示せず）を有している。これは分岐
のない命令列の実行中における命令先読みと、分岐先命
令列の先読みとの両先読みが行なわれる本実施例におい
て、分岐条件成立／不成立のいずれの場合にも正しく対
処できるようにするためである。

本実施例において、パイプラインのステージは、命令の
取り出しが行なわれる第０ステージ、オペランドまたは
分岐命令の分岐先アドレスの仮想アドレス計算が行なわ
れる第１ステージ、仮想アドレスの物理アドレスへの変
換が行なわれる第２ステージ、オペランドキャッシュの
ディレクトリチェックが行なわれる第３ステージ、オペ
ランドキャッシュの読み出しが行なわれる第４ステージ
、および演算や演算結果の格納が行なわれる第５ステー
ジの６ステージからなっている。本実施例におけるオペ
ランドアドレスの計算や、分岐のない命令列を実行中の
場合の処理に関しては、前記実施例のそれと同様である
。これに対し、分岐命令に関する処理については一部異
なっている。

分岐命令の場合、分岐先アドレスが第１ステージで仮想
アドレスとして求められ、第２ステージで物理アドレス
に置換される。ただし、当該第２ステージで物理アドレ
スが得られるのは、アドレス変換部２２内のＴＬＢに対
応するアドレス髪換対が存在する場合である。この対応
するアドレス変換対が存在するために分岐先仮想アドレ
スに対するアドレス変換が行なわれることにより得られ
る分岐先物理アドレスは、ＮＵ記実施例と同様にＭＬＯ
ＣＪ６内の対応するカウンタに保持される。そして、前
記実施例と異なり、命令の処理効率を上げるために、分
岐条件成立／不成立の確驚前に上記ＭＬＯＣ１６内の対
応するカウンタをカウント更新させて分岐先命令列の先
読みが行なわれる。この先読みされた分岐先命令列は、
上記分岐先物理アドレスが保持されたＭＬＯＣ１６内の
カウンタに対応するＩＢｌ＆内のバッファ、すなわち分
岐命令を含む命令列が格納されていたバッファ（一方の
バッファ）と対をなすバッファ（他方のバッファ）に格
納される。しかして分岐命令の分岐条件成立／不成立が
確定すると、条件成立であればＩＢ１＆内の上記他方の
バッファから命令がｌＲ１９に取り出され、条件不成立
であればＩＢ１Ｂ内の上記一方のバッファから命令がｌ
Ｒ１９に取り出される。

これに対し、第２ステージにおけるアドレス変換時にＴ
ＬＢに対応するアドレス変換対が無い場合には、前記実
施例と同様にフラグ２４がセットされ、分岐命令の分岐
条件成立が確定するまでファームウェアによるアドレス
変換は保留される。このとき、該当する分岐先仮想アド
レスは前記実施例と同様にＬＯＣＢ２５の対応するレジ
スタに保持される。この状態で分岐命令の分岐条件成立
が確定すると、前記実施例と同様にＬＯＣＢ　２５に保
持されている分岐先仮想アドレスがアダー２６を介して
そのままアドレス敦換部２２に出力され、ファームウェ
アによるアドレス変換が行なわれる。これにより求めら
れた分岐先物理アドレスはＭＬＯＣ１６の対応するカウ
ンタに保持される。そして、このカウンタをカウント更
新させることにより分岐先命令群、更にはこれらの命令
群に後続する命令列が先読みされるようになる。このよ
うにして読み出された命令列はＩＢ１Ｂ内の前記他方の
バッファに格納される。そして、当該バッファから、ま
ず分岐先命令がｌＲ１９に収り出され、第１ステージ以
降の各ステージがパイプライン制御で行なわれる。

なお、前記実施例では、ＭＬＯＣ１６を用いた命令先読
み機能勿備えた情報処理装置に実施した場合について説
明したが、本発明の要旨によればこの４亀の機能は必ず
しも必要でない。

〔発明の効果〕

以上詳述したように本発明によれば、分岐命令の分岐先
アドレスの仮想アドレスから物理アドレ、、、１．−へ
の置換時においてＴＬＢに対応するアドレス変換対が無
い場合、該当分岐命令の分岐条件成立が確定するまで主
記憶にある情報にアドレス変換を行なうことを保留し、
更に分岐先命令列の先読みも禁止するようにしているの
で、無駄な計算が無くなり、またＴＬＢのヒツト率の低
下が防止でき、かつ誤ったメモリアクセスが行なわれず
にすみ、処理効率を向上することができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すブロック図である。 １１・・・主記憶、１６・・・カウンタ部（ＭＬＯＣ）
、１７・・・ページ切換検出部、１８・・・命令バッフ
ァ（■Ｂ）、２２・・・アドレス変換部、２４・・・フ
ラグ、２５・・・レジスタ郡（ＬＯＣＢ）１．？６・・
・アダー〇 出願人代理人　　弁理士　鈴　圧式　彦特許庁長官　　
若　杉　和　夫　　殿 １．事件の表示 特願昭５７−１５０９８２号 ２　発明の名称 仮想記憶制御方式 ３、補正をする者 事件との関係　　特許出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 明細書の第１３頁第１７行目乃至同頁箱１９行目に「下
位アドレスが・・・・・・利用して」とあるを「下位ア
ドレスが所定数だけ増やされ、上位アドレス部分が＋１
されることを検出して］と訂正する。

Claims (2)

【特許請求の範囲】
1. （１）　　仮想アドレスを物理アドレスに高速に皺換す
   るためにアドレス変換バッファを有する情報処理装置に
   おいて、分岐命令の分岐先アドレスを仮想アドレスから
   物理アドレスに変換する際、対応するアドレス変換対が
   上記アドレス変換バッファに無いときにセットされるフ
   ラグと、そのときの上記仮想アドレスが保持されるレジ
   スタと、上記フラグがセットされている場合、上記分岐
   命令の分岐条件成立が確定するまで主記憶にある情報を
   もとにアドレス変換対を求めることを保留する手段とを
   具備し、上記フラグがセットされている状態で上記分岐
   命令の分岐条件成立が確定した場合に上記レジスタに保
   持されている仮想アドレスを用い上記主記憶にある情報
   をもとにアドレス毅換対を求めることを特徴とする仮想
   記憶制御方式。
2. （２）仮想アドレスを物理アドレスに高速に変換するた
   めにアドレス変換バッファを有する情段と、上記分岐命
   令の分岐先アドレスを仮想アドレスから物理アドレスに
   変換する際、対応するアドレス変換対が上記アドレス変
   換バッファに無いときにセットされるフラグと、そのと
   きの仮想アドレスが保持されるレジスタと、上記フラグ
   がセットされている場合、上記分岐命令の分岐条件成立
   が確定するまで主記憶にある情報をもとにアドレス変換
   対を求めることを保留すると共に上記先読み手段による
   分岐先命令列の先読みを保留する手段とを具備し、上記
   フラグがセットされている状態で上記分岐命令の分岐条
   件が確定した場合に上記レジスタに保持されている仮想
   アドレスを用い上記主記憶にある情報をもとにアドレス
   変換対を求めると共に分岐先命令列の先読みを行なうこ
   とを特徴とする仮想記憶制御方式。