JPH02230348A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02230348A JPH02230348A JP1051126A JP5112689A JPH02230348A JP H02230348 A JPH02230348 A JP H02230348A JP 1051126 A JP1051126 A JP 1051126A JP 5112689 A JP5112689 A JP 5112689A JP H02230348 A JPH02230348 A JP H02230348A
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- Japan
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- 239000000872 buffer Substances 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の制御に関する。
従来の情報処理装置においては、アドレス変換対バッフ
ァがクリアされ、アドレスが未登録であると、アドレス
を登録する処理を必ず行っていた． 〔発明が解決しようとする課題〕 上述した従来技術においては、実際には実行しない命令
に対して、アドレス変換対バッファへのアドレス登録の
処理が行われ性能が低下するという欠点があった。
ァがクリアされ、アドレスが未登録であると、アドレス
を登録する処理を必ず行っていた． 〔発明が解決しようとする課題〕 上述した従来技術においては、実際には実行しない命令
に対して、アドレス変換対バッファへのアドレス登録の
処理が行われ性能が低下するという欠点があった。
本発明の情報処理装置の構成は、論理アドレスとその論
理アドレスに対応する物理アドレスとを保持するアドレ
ス変換対バッファと、命令語の論理アドレスを作成し，
前記アドレス変換対バッファに対して論理アドレスを転
送し．命令語の先取りを行う制御部と、前記制御部から
の論理アドレスに対応する物理アドレスが前記アドレス
変換対バッファに登録されているか否かを検出し，登録
されていない場合には前記制御部にその旨を知らせる検
出回路部とを具備し，前記制御部は，条件分岐命令の実
行において、先取りされている命令あるいは，前記アド
レス変換対バッファに非登録である旨が報告されている
命令を実行すべきか否かを判定し，もし実行すべきであ
り，かつ、命令が先取りされていれば，その先取りされ
た命令を実行し，もし実行すべきであり，前記アドレス
変換対バッファに非登録であれば．前記アドレス変換対
バッファにその命令の論理アドレスと物理アドレスとを
登録する処理を行い，また，もし実行すべきでなければ
、先取りされている命令の実行を抑止し．あるいは，前
記アドレス変換対バツファに論理アドレス及び物理アド
レスを登録する処理は行わないことを特徴とする． 〔実施例〕 次に、本発明について図面を参照して説明する． 第１図は本発明の一実施例の情報処理装置の概略図であ
る． 第１図において、１はアドレス変換対バッファ、２はア
ドレス変換対バッファ１にアドレスが登録されているか
否かを検出し、制御部３にその結果を報告する検出回路
、３は命令語の論理アドレスを作成し、アドレス変換対
バッファ１及び検出回路２に転送し、命令の先取り及び
実行を行う制御部、４はアドレス変換対バッファ１から
の物理アドレスによりアクセスされる命令語を貯える主
記憶装置である． 第２図は、第１図に示された制御部の詳細図である． 第２図において、５，６．７は命令語をパイプラインス
テージ対応に保持する命令レジスタ、８．９は第１図の
検出回路により検出された結果をパイプラインステージ
対応に保持するフラグ、１０は条件分岐命令の実行にお
いて、先取りされた命令を実行することを示すフラグ、
１１はアドレス変換対バッファ１へのアドレス登録処理
の開始を指示するフラグ、１２はフラグ９がアドレス変
換対バッファ１に非登録であることを示し、かつフラグ
１０が命令を実行することを示している場合に、フラグ
１１をセットする組合せ回路である． 次に、第１図及び第２図を用いて動作を説明する． 制御部１は条件分岐命令の処理において、制御部３は命
令実行ステージの命令レジズタ６に分岐命令が入った時
点で、主記憶装置４からの命令語を保持する命令レジス
タ５あるいは、検出回路２からの結果を保持するフラグ
８に対する命令を実行すべきか否かを判定し、フラグ１
０．をセッ卜する。
理アドレスに対応する物理アドレスとを保持するアドレ
ス変換対バッファと、命令語の論理アドレスを作成し，
前記アドレス変換対バッファに対して論理アドレスを転
送し．命令語の先取りを行う制御部と、前記制御部から
の論理アドレスに対応する物理アドレスが前記アドレス
変換対バッファに登録されているか否かを検出し，登録
されていない場合には前記制御部にその旨を知らせる検
出回路部とを具備し，前記制御部は，条件分岐命令の実
行において、先取りされている命令あるいは，前記アド
レス変換対バッファに非登録である旨が報告されている
命令を実行すべきか否かを判定し，もし実行すべきであ
り，かつ、命令が先取りされていれば，その先取りされ
た命令を実行し，もし実行すべきであり，前記アドレス
変換対バッファに非登録であれば．前記アドレス変換対
バッファにその命令の論理アドレスと物理アドレスとを
登録する処理を行い，また，もし実行すべきでなければ
、先取りされている命令の実行を抑止し．あるいは，前
記アドレス変換対バツファに論理アドレス及び物理アド
レスを登録する処理は行わないことを特徴とする． 〔実施例〕 次に、本発明について図面を参照して説明する． 第１図は本発明の一実施例の情報処理装置の概略図であ
る． 第１図において、１はアドレス変換対バッファ、２はア
ドレス変換対バッファ１にアドレスが登録されているか
否かを検出し、制御部３にその結果を報告する検出回路
、３は命令語の論理アドレスを作成し、アドレス変換対
バッファ１及び検出回路２に転送し、命令の先取り及び
実行を行う制御部、４はアドレス変換対バッファ１から
の物理アドレスによりアクセスされる命令語を貯える主
記憶装置である． 第２図は、第１図に示された制御部の詳細図である． 第２図において、５，６．７は命令語をパイプラインス
テージ対応に保持する命令レジスタ、８．９は第１図の
検出回路により検出された結果をパイプラインステージ
対応に保持するフラグ、１０は条件分岐命令の実行にお
いて、先取りされた命令を実行することを示すフラグ、
１１はアドレス変換対バッファ１へのアドレス登録処理
の開始を指示するフラグ、１２はフラグ９がアドレス変
換対バッファ１に非登録であることを示し、かつフラグ
１０が命令を実行することを示している場合に、フラグ
１１をセットする組合せ回路である． 次に、第１図及び第２図を用いて動作を説明する． 制御部１は条件分岐命令の処理において、制御部３は命
令実行ステージの命令レジズタ６に分岐命令が入った時
点で、主記憶装置４からの命令語を保持する命令レジス
タ５あるいは、検出回路２からの結果を保持するフラグ
８に対する命令を実行すべきか否かを判定し、フラグ１
０．をセッ卜する。
そして、命令レジスタ６の内容は、次のステージの命令
レジスタ７に転送され、同時に命令レジスタ６及びフラ
グ９に命令レジスタ５及び８の内容が転送される． これにより、実行ステージは、先取りされた命令に移る
． 次に、フラグ１０が命令レジスタ６に保持された命令あ
るいはフラグ９により示された命令の実行を行うべきで
あることを示し、かつフラグ９がアドレス変換対バッフ
ァに非登録であることを示していると、組合せ回路１２
は、フラグ１１をセットし、登録制御部ｌ２に対し、ア
ドレス変換対バッファにアドレスを登録する処理の開始
を指示する。
レジスタ７に転送され、同時に命令レジスタ６及びフラ
グ９に命令レジスタ５及び８の内容が転送される． これにより、実行ステージは、先取りされた命令に移る
． 次に、フラグ１０が命令レジスタ６に保持された命令あ
るいはフラグ９により示された命令の実行を行うべきで
あることを示し、かつフラグ９がアドレス変換対バッフ
ァに非登録であることを示していると、組合せ回路１２
は、フラグ１１をセットし、登録制御部ｌ２に対し、ア
ドレス変換対バッファにアドレスを登録する処理の開始
を指示する。
フラグ９が非登録を示していない場合には、フラグ１０
が実行を指示していれば、命令レジスタ６内の命令は実
行され、フラグ１０が非実行を指示していれば、命令レ
ジスタ６内の命令は実行されず、次の命令の実行に移る
． また、フラグ９が非登録を示しかつ、フラグ１０が実行
を指示していなければ、フラグ９に対応する命令を実行
されず、次の命令の実行に移る．〔発明の効果〕 以上説明してきたように、先取りされるべき命令の実行
がなされない場合には、その命令アドレスのアドレス変
換対バッファへの登録処理を行わないようにすることに
より、むだな時間がなくなり、性能が向上するという効
果がある．
が実行を指示していれば、命令レジスタ６内の命令は実
行され、フラグ１０が非実行を指示していれば、命令レ
ジスタ６内の命令は実行されず、次の命令の実行に移る
． また、フラグ９が非登録を示しかつ、フラグ１０が実行
を指示していなければ、フラグ９に対応する命令を実行
されず、次の命令の実行に移る．〔発明の効果〕 以上説明してきたように、先取りされるべき命令の実行
がなされない場合には、その命令アドレスのアドレス変
換対バッファへの登録処理を行わないようにすることに
より、むだな時間がなくなり、性能が向上するという効
果がある．
Claims (1)
- 論理アドレスとその論理アドレスに対応する物理アドレ
スとを保持するアドレス変換対バッファと、命令語の論
理アドレスを作成し、前記アドレス変換対バッファに対
して論理アドレスを転送し、命令語の先取りを行う制御
部と、前記制御部からの論理アドレスに対応する物理ア
ドレスが前記アドレス変換対バッファに登録されている
か否かを検出し、登録されていない場合には前記制御部
にその旨を知らせる検出回路部とを具備し、前記制御部
は、条件分岐命令の実行において、先取りされている命
令あるいは、前記アドレス変換対バッファに非登録であ
る旨が報告されている命令を実行すべきか否かを判定し
、もし実行すべきであり、かつ、命令が先取りされてい
れば、その先取りされた命令を実行し、もし実行すべき
であり、前記アドレス変換対バッファに非登録であれば
、前記アドレス変換対バッファにその命令の論理アドレ
スと物理アドレスとを登録する処理を行い、また、もし
実行すべきでなければ、先取りされている命令の実行を
抑止し、あるいは、前記アドレス変換対バッファに論理
アドレス及び物理アドレスを登録する処理は行わないこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051126A JPH02230348A (ja) | 1989-03-02 | 1989-03-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051126A JPH02230348A (ja) | 1989-03-02 | 1989-03-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230348A true JPH02230348A (ja) | 1990-09-12 |
Family
ID=12878113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051126A Pending JPH02230348A (ja) | 1989-03-02 | 1989-03-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230348A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940387A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 仮想記憶制御方式 |
-
1989
- 1989-03-02 JP JP1051126A patent/JPH02230348A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940387A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 仮想記憶制御方式 |
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