JPS63241637A - パイプライン制御による演算処理装置の割込み受付け方式 - Google Patents
パイプライン制御による演算処理装置の割込み受付け方式Info
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- JPS63241637A JPS63241637A JP62074842A JP7484287A JPS63241637A JP S63241637 A JPS63241637 A JP S63241637A JP 62074842 A JP62074842 A JP 62074842A JP 7484287 A JP7484287 A JP 7484287A JP S63241637 A JPS63241637 A JP S63241637A
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- 238000000034 method Methods 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、パイプライン制御による演算処理装置の割込
み受付は方式に関する。
み受付は方式に関する。
（従来の技術）
第４図はパイプライン制御による演算処理装置（以下Ｃ
ＰＵと称す）の６つの実行ステージを例に示した図であ
る。
ＰＵと称す）の６つの実行ステージを例に示した図であ
る。
従来、データ処理装置の割込みの受付は判断は上記第４
図に示す命令デコードサイクル（Ｄ）に於いて行なわれ
ていた。但し、ここでいう割込みとは、例えば周辺装置
の終了による割込みや、タイマー割込みのように、ＣＰ
Ｕとは非同期に発生する割込みを言い、演算結果のオー
バーフローによるトラップ等のようなものとは区別して
扱うものとする。
図に示す命令デコードサイクル（Ｄ）に於いて行なわれ
ていた。但し、ここでいう割込みとは、例えば周辺装置
の終了による割込みや、タイマー割込みのように、ＣＰ
Ｕとは非同期に発生する割込みを言い、演算結果のオー
バーフローによるトラップ等のようなものとは区別して
扱うものとする。
従来は、命令デコードサイクルに於いて、上記のような
割込みが受付は可能状態で存在していると、命令デコー
ドをする代わりに割込み受付けのだめの処理を実行し、
後続するパイプラインのステージには割込みを受付ける
旨の情報を送る。命令デコードステージは、これ以降の
命令デコードを中止する。
割込みが受付は可能状態で存在していると、命令デコー
ドをする代わりに割込み受付けのだめの処理を実行し、
後続するパイプラインのステージには割込みを受付ける
旨の情報を送る。命令デコードステージは、これ以降の
命令デコードを中止する。
一方、これより先にデコードされた命令は既に次段以降
のパイプラインステージに送られており順次処理されて
ゆく。
のパイプラインステージに送られており順次処理されて
ゆく。
ところで、該先行命令の処理に関し、３つ目のパイプラ
インステージに位置するアドレス変換サイクル（Ｖ）で
は、生成された論理アドレスを実際の主記憶装置の物理
アドレスに変換するために高速アドレス変換バッファ（
以下下ＬＢと称す）を参照する。ここで、与えられた論
理アドレスに対応する変換エントリがＴＬＢ内に存在す
る場合には当該ステージは１サイクルで終了するが、も
しＴＬＢ内にエントリがない場合には主記憶装置内にあ
るアドレス変換テーブルを参照して論理アドレスから物
理アドレスへ変換するために該ステージは複数マシンサ
イクルを要することになる。
インステージに位置するアドレス変換サイクル（Ｖ）で
は、生成された論理アドレスを実際の主記憶装置の物理
アドレスに変換するために高速アドレス変換バッファ（
以下下ＬＢと称す）を参照する。ここで、与えられた論
理アドレスに対応する変換エントリがＴＬＢ内に存在す
る場合には当該ステージは１サイクルで終了するが、も
しＴＬＢ内にエントリがない場合には主記憶装置内にあ
るアドレス変換テーブルを参照して論理アドレスから物
理アドレスへ変換するために該ステージは複数マシンサ
イクルを要することになる。
即ちパイプライン上の各命令の流れは第５図のようにな
る。同図に於いて、ＩＮＴＯ，ＩＮＴＡ。
る。同図に於いて、ＩＮＴＯ，ＩＮＴＡ。
Ｉ Ｎ Ｔ ｖ・・・はそれぞれ割込み処理の実行ステ
ージを示す。
ージを示す。
更に、こうして得た論理−物理アドレス変換データはＴ
ＬＢにエントリとして登録されるが、後続の処理が割込
み処理の場合には、割込み発生の後、オペレーティング
グシステム（Ｏ８）プログラムの処理により処理される
タスクが、現在実行中のものから他へ移されることが一
般であり、登録しようとするＴＬＢのエントリが追加使
用される確率は当分の間低いものとなってしまう。
ＬＢにエントリとして登録されるが、後続の処理が割込
み処理の場合には、割込み発生の後、オペレーティング
グシステム（Ｏ８）プログラムの処理により処理される
タスクが、現在実行中のものから他へ移されることが一
般であり、登録しようとするＴＬＢのエントリが追加使
用される確率は当分の間低いものとなってしまう。
（発明が解決しようとする問題点）
上述したように、従来では既にデコードされパイプライ
ンの中に送り込まれた命令に関し、論理−物理アドレス
変換ステージにて高速アドレス変換バッファ（ＴＬＢ）
を用いて変換するとき、同変換バッファ（ＴＬＢ）に変
換エントリが存在しない場合には、受付は可能な割込み
要求（ＩＮＴＲＱ）の有無に拘らず、続いて主記憶内の
アドレス変換テーブルを参照して論理−物理アドレス変
換処理を続行する構成であることから、上記アドレス変
換ステージに於いて複数のマシンサイクルを要し、上記
割込み要求（ＩＮＴＲＱ）が存在したとき、無駄な処理
時間を費やすという不都合があった。
ンの中に送り込まれた命令に関し、論理−物理アドレス
変換ステージにて高速アドレス変換バッファ（ＴＬＢ）
を用いて変換するとき、同変換バッファ（ＴＬＢ）に変
換エントリが存在しない場合には、受付は可能な割込み
要求（ＩＮＴＲＱ）の有無に拘らず、続いて主記憶内の
アドレス変換テーブルを参照して論理−物理アドレス変
換処理を続行する構成であることから、上記アドレス変
換ステージに於いて複数のマシンサイクルを要し、上記
割込み要求（ＩＮＴＲＱ）が存在したとき、無駄な処理
時間を費やすという不都合があった。
本発明は、高速アドレス変換バッファ（ＴＬＢ）にエン
トリが存在しない場合で、かつ受付は可能な割込みが存
在している場合には当該処理を中止し割込みを受付ける
ようにして、割込み受付けの高速化と高速アドレス変換
バッファ（ＴＬＢ）の有効利用を図ったパイプライン制
御による演算処理装置の割込み受付は方式を提供するこ
とを目的とする。
トリが存在しない場合で、かつ受付は可能な割込みが存
在している場合には当該処理を中止し割込みを受付ける
ようにして、割込み受付けの高速化と高速アドレス変換
バッファ（ＴＬＢ）の有効利用を図ったパイプライン制
御による演算処理装置の割込み受付は方式を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、パイプライン制御による演算処理装置に於い
て、既にデコードされパイプラインの中に送り込まれた
命令に関し、論理−物理アドレス変換ステージに於いて
、高速アドレス変換バッファ（ＴＬＢ）に変換エントリ
が存在せず、かつ受付は可能な割込み要求（ＩＮＴＲＱ
）が存在していることを検出する手段と、同検出時に於
いて該当アドレス変換サイクルを中止し後段ステージに
割込みの受付けを伝達する手段とを備えた構成としたも
のである。
て、既にデコードされパイプラインの中に送り込まれた
命令に関し、論理−物理アドレス変換ステージに於いて
、高速アドレス変換バッファ（ＴＬＢ）に変換エントリ
が存在せず、かつ受付は可能な割込み要求（ＩＮＴＲＱ
）が存在していることを検出する手段と、同検出時に於
いて該当アドレス変換サイクルを中止し後段ステージに
割込みの受付けを伝達する手段とを備えた構成としたも
のである。
（作用）
論理−物理アドレス変換ステージに於いて、高速アドレ
ス変換バッファ（ＴＬＢ）に変換エントリが存在せず、
かつ受付は可能な割込み要求（ＩＮＴＲＱ）が存在して
いるときは、そのアドレス変換サイクルを中止し、後段
ステージに割込みの受付けを伝達して、 上記割込み要
求（ＩＮＴＲＱ）を受付けその処理を先行する。これに
より割込み受付けの高速化と高速アドレス変換バッファ
（ＴＬＢ）の有効利用が図れ、システム全体の処理能力
を向上できる。
ス変換バッファ（ＴＬＢ）に変換エントリが存在せず、
かつ受付は可能な割込み要求（ＩＮＴＲＱ）が存在して
いるときは、そのアドレス変換サイクルを中止し、後段
ステージに割込みの受付けを伝達して、 上記割込み要
求（ＩＮＴＲＱ）を受付けその処理を先行する。これに
より割込み受付けの高速化と高速アドレス変換バッファ
（ＴＬＢ）の有効利用が図れ、システム全体の処理能力
を向上できる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図で−〇−
ある。
図中、１１は命令デコードステージ（Ｄ）から論理アド
レス生成ステージ（Ａ）へ伝える命令に関する情報を貯
えるレジスタであり、２１．３１も同様にそれぞれ次段
のステージ（Ａ−＋Ｖ−＋Ｃ）へ命令に関する情報を渡
すためのパイプラインレジスタである。１２．２２．３
２はそれぞれ受付は可能な割込み要求（ＩＮＴＲＱ）が
あったことを上記同様に後部ステージ（Ｄ−＋Ａ−＋Ｖ
）へ伝えるフラグ情報を貯えるパイプラインレジスタ（
以下割込みフラグと称する）である。５０は高速アドレ
ス変換バッファ（ＴＬＢ）である。
レス生成ステージ（Ａ）へ伝える命令に関する情報を貯
えるレジスタであり、２１．３１も同様にそれぞれ次段
のステージ（Ａ−＋Ｖ−＋Ｃ）へ命令に関する情報を渡
すためのパイプラインレジスタである。１２．２２．３
２はそれぞれ受付は可能な割込み要求（ＩＮＴＲＱ）が
あったことを上記同様に後部ステージ（Ｄ−＋Ａ−＋Ｖ
）へ伝えるフラグ情報を貯えるパイプラインレジスタ（
以下割込みフラグと称する）である。５０は高速アドレ
ス変換バッファ（ＴＬＢ）である。
従来技術では上記割込みフラグ１２のフラグ情報が論理
アドレス生成ステージ（Ａ）で割込みフラグ２２へ、ア
ドレス変換ステージ（Ｖ）で割込みフラグ２２から割込
みフラグ３２へと渡されるように構成されていた。
アドレス生成ステージ（Ａ）で割込みフラグ２２へ、ア
ドレス変換ステージ（Ｖ）で割込みフラグ２２から割込
みフラグ３２へと渡されるように構成されていた。
本発明の一実施例に於いては割込みフラグ２２と同フラ
グ３２との間に本発明の主構成要素をなす回路ブロック
４０が介挿される。
グ３２との間に本発明の主構成要素をなす回路ブロック
４０が介挿される。
この回路ブロック４０の具体的な構成例を第２図に示す
。
。
第２図に於いて４１はＯＲ回路、４２はＡＮＤ回路であ
る。上記ＡＮＤ回路４２は、受付は可能な割込み要求（
ＩＮＴＲＱ）があったときパ真゛′となる信号（以下Ｉ
ＮＴＲＱ信号と称す）と、高速アドレス変換バッファ（
ＴＬＢ）５０にエントリが存在しないとき゛真″となる
信号（以下ＴＬＢ−Ｎ。
る。上記ＡＮＤ回路４２は、受付は可能な割込み要求（
ＩＮＴＲＱ）があったときパ真゛′となる信号（以下Ｉ
ＮＴＲＱ信号と称す）と、高速アドレス変換バッファ（
ＴＬＢ）５０にエントリが存在しないとき゛真″となる
信号（以下ＴＬＢ−Ｎ。
−ＨＩＴ信号と称す）とを受けて、ＩＮＴＲＱ信号とＴ
ＬＢ−Ｎｏ−ＨＩＴ倍信号共に゛真″のとき、出力が″
真″となる。又、上記ＯＲ回路４１は、上記ＡＮＤ回路
４２の出力と上記論理アドレス生成ステージ（Ａ）の割
込みフラグ２２に貯えられたＩＮＴＲＱ信号とを受けて
、少なくともその何れか一方が″真″のとき、出力が゛
真パとなる。従って、回路ブロック４０からは、受付は
可能な割込み要求（ＩＮＴＲＱ）が存在し、かつ高速ア
ドレス変換バッファ（ＴＬＢ）５０にエントリが存在し
ないときパ真゛′の信号が出力される。この信号は後段
の割込みフラグ３２へ供給される。
ＬＢ−Ｎｏ−ＨＩＴ倍信号共に゛真″のとき、出力が″
真″となる。又、上記ＯＲ回路４１は、上記ＡＮＤ回路
４２の出力と上記論理アドレス生成ステージ（Ａ）の割
込みフラグ２２に貯えられたＩＮＴＲＱ信号とを受けて
、少なくともその何れか一方が″真″のとき、出力が゛
真パとなる。従って、回路ブロック４０からは、受付は
可能な割込み要求（ＩＮＴＲＱ）が存在し、かつ高速ア
ドレス変換バッファ（ＴＬＢ）５０にエントリが存在し
ないときパ真゛′の信号が出力される。この信号は後段
の割込みフラグ３２へ供給される。
又、４３．４４はアドレス変換スタート信号の出力制御
回路の構成要素をなすもので、４３はＡＮＤ回路、４４
はインバータである。上記ＡＮＤ回路４３は、上記ＴＬ
Ｂ−Ｎｏ−ＨＩＴ倍信号゛真″で、かつインバータ４４
により反転されたＩＮＴＲＱ信号が゛真″のときアドレ
ス変換スタート信号（゛″真″をアドレス変換ステージ
（Ｖ）へ送出する。従って、高速アドレス変換バッファ
（ＴＬＢ）５０にエントリが存在しないとき、受付は可
能な割込み要求（ＩＮＴＲＱ）があると、アドレス変換
スタート信号は゛偽″となってアドレス変換ステージ（
Ｖ）でのアドレス変換処理は禁止される。更にこの際は
、上記したように回路ブロック４０からの出力（゛真″
）で割込みフラグ３２がセットされ、次段以降のステー
ジに割込みを受付けた旨の通知がなされる。
回路の構成要素をなすもので、４３はＡＮＤ回路、４４
はインバータである。上記ＡＮＤ回路４３は、上記ＴＬ
Ｂ−Ｎｏ−ＨＩＴ倍信号゛真″で、かつインバータ４４
により反転されたＩＮＴＲＱ信号が゛真″のときアドレ
ス変換スタート信号（゛″真″をアドレス変換ステージ
（Ｖ）へ送出する。従って、高速アドレス変換バッファ
（ＴＬＢ）５０にエントリが存在しないとき、受付は可
能な割込み要求（ＩＮＴＲＱ）があると、アドレス変換
スタート信号は゛偽″となってアドレス変換ステージ（
Ｖ）でのアドレス変換処理は禁止される。更にこの際は
、上記したように回路ブロック４０からの出力（゛真″
）で割込みフラグ３２がセットされ、次段以降のステー
ジに割込みを受付けた旨の通知がなされる。
上記した説明では論理アドレス生成ステージ以降の各ス
テージに於いて、割込みフラグがセットしていると、各
ステージでのパイプラインレジスタ１１．２１．３１の
命令に関する情報などは無効であると想定しているが、
必要に応じて、パイプラインレジスタ２１．３１間に、
上記回路ブロック４０と類似の回路ブロックを置き、Ａ
ＮＤ回路４２の出力が゛″真パの時にはパイプラインレ
ジスタ２１の情報を無効として次段ステージのパイプラ
インレジスタ３１へ伝える構成とすることも可能である
。
テージに於いて、割込みフラグがセットしていると、各
ステージでのパイプラインレジスタ１１．２１．３１の
命令に関する情報などは無効であると想定しているが、
必要に応じて、パイプラインレジスタ２１．３１間に、
上記回路ブロック４０と類似の回路ブロックを置き、Ａ
ＮＤ回路４２の出力が゛″真パの時にはパイプラインレ
ジスタ２１の情報を無効として次段ステージのパイプラ
インレジスタ３１へ伝える構成とすることも可能である
。
以上の動作により、第３図に示す如く、Ｖ２サイクルで
高速アドレス変換バッファ（ＴＬＢ）５０にエントリが
存在しなかったとき、後続するパイプラインステージに
は割込み受付情報を送り、後続命令をキャンセルする。
高速アドレス変換バッファ（ＴＬＢ）５０にエントリが
存在しなかったとき、後続するパイプラインステージに
は割込み受付情報を送り、後続命令をキャンセルする。
従って、長いメモリサイクルを要求することが判明した
とき、受付は可能な割込みが発生していると、自段のス
テージでその命令処理を中止し、代って前段のステージ
では未だ受付けていなかった割込みを受付けることがで
きるため、割込みの受付は及びその処理が高速化され、
更に高速アドレス変換バッファ（ＴＬＢ）５０の有効活
用が図れる。
とき、受付は可能な割込みが発生していると、自段のス
テージでその命令処理を中止し、代って前段のステージ
では未だ受付けていなかった割込みを受付けることがで
きるため、割込みの受付は及びその処理が高速化され、
更に高速アドレス変換バッファ（ＴＬＢ）５０の有効活
用が図れる。
［発明の効果コ
以上詳記したように本発明に係る、パイプライン制御に
よる演算処理装置の割込み受付は方式によれば、高速ア
ドレス変換バッファ（ＴＬＢ）にエントリが存在しない
場合で、かつ受付は可能な割込みが存在している場合に
、当該処理を中止し割込みを受付ける構成としたことに
より、割込み受付けの高速化と高速アドレス変換バッフ
ァ（ＴＬＢ）の有効利用が図れ、システム全体の処理能
力を向上できる。
よる演算処理装置の割込み受付は方式によれば、高速ア
ドレス変換バッファ（ＴＬＢ）にエントリが存在しない
場合で、かつ受付は可能な割込みが存在している場合に
、当該処理を中止し割込みを受付ける構成としたことに
より、割込み受付けの高速化と高速アドレス変換バッフ
ァ（ＴＬＢ）の有効利用が図れ、システム全体の処理能
力を向上できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は上記実施例に於ける回路ブロックとアドレス変換
スタート信号制御回路の構成を示す図、第３図は上記実
施例の動作を説明するためのパイプラインの流れ図、第
４図は本発明で対象とするパイプラインの実行ステージ
例を示す図、第５図は従来技術を説明するための受付は
可能な割込みの発生時に於けるパイプライン上の各命令
の流れを示す図である。 １１、２１．３１・・・パイプラインレジスタ、１２．
２２゜３２・・・パイプラインレジスタ（割込みフラグ
）、４０・・・回路ブロック、 ４１・・・ＯＲ回路、
４２．４３・・・ＡＮＤ回路、４４・・・インバータ
、５０・・・高速アドレス変換バッファ（ＴＬＢ）。
２図は上記実施例に於ける回路ブロックとアドレス変換
スタート信号制御回路の構成を示す図、第３図は上記実
施例の動作を説明するためのパイプラインの流れ図、第
４図は本発明で対象とするパイプラインの実行ステージ
例を示す図、第５図は従来技術を説明するための受付は
可能な割込みの発生時に於けるパイプライン上の各命令
の流れを示す図である。 １１、２１．３１・・・パイプラインレジスタ、１２．
２２゜３２・・・パイプラインレジスタ（割込みフラグ
）、４０・・・回路ブロック、 ４１・・・ＯＲ回路、
４２．４３・・・ＡＮＤ回路、４４・・・インバータ
、５０・・・高速アドレス変換バッファ（ＴＬＢ）。
Claims (1)
- 演算処理装置の内部動作と非同期に発生する割込みの受
付けの判定をパイプラインの初期ステージである命令デ
コードステージで行ない、同ステージの後段に位置する
論理−物理アドレス変換ステージで高速アドレス変換バ
ッファを用いて物理アドレスを生成する構成のパイプラ
イン制御による演算処理装置に於いて、既にデコードさ
れパイプラインの中に送り込まれた命令に関し、上記論
理−物理アドレス変換ステージに高速アドレス変換バッ
ファに変換エントリが存在せず、かつ受付け可能な割込
み要求が存在しているとき、当該アドレス変換サイクル
を中止し、後段ステージに当該命令に代え上記割込みを
受付けた旨を伝達する手段を有してなるパイプライン制
御による演算処理装置の割込み受付け方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074842A JPS63241637A (ja) | 1987-03-28 | 1987-03-28 | パイプライン制御による演算処理装置の割込み受付け方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074842A JPS63241637A (ja) | 1987-03-28 | 1987-03-28 | パイプライン制御による演算処理装置の割込み受付け方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63241637A true JPS63241637A (ja) | 1988-10-06 |
Family
ID=13558985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074842A Pending JPS63241637A (ja) | 1987-03-28 | 1987-03-28 | パイプライン制御による演算処理装置の割込み受付け方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223431A (ja) * | 1988-05-31 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | 割込み処理システム |
-
1987
- 1987-03-28 JP JP62074842A patent/JPS63241637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223431A (ja) * | 1988-05-31 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | 割込み処理システム |
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