JPH0520061A - 分岐命令処理装置 - Google Patents
分岐命令処理装置Info
- Publication number
- JPH0520061A JPH0520061A JP17387391A JP17387391A JPH0520061A JP H0520061 A JPH0520061 A JP H0520061A JP 17387391 A JP17387391 A JP 17387391A JP 17387391 A JP17387391 A JP 17387391A JP H0520061 A JPH0520061 A JP H0520061A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- branch instruction
- branch
- address
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 コンピュータシステムにおいて、分岐命令を
実行する際のキャッシュメモリのミス率（キャッシュメ
モリ内に所望のデータが存在せず、直ちにアクセスでき
ない確率）を低減し、命令処理速度を向上させる。 【構成】 分岐命令判別器１８により、フェッチした命
令が分岐命令であるかないかを判別し、命令が分岐命令
である場合には、ＤＭＡ制御回路２１により、分岐命令
の指示する分岐先のアドレスをアドレスラッチ２２に保
持し、この分岐先のアドレス付近のデータを主メモリ１
６からキャッシュメモリ１５に転送させる。制御装置２
０は、分岐命令判別器１８による判別結果に基づいて分
岐命令判別器１８およびＤＭＡ制御回路２１を動作させ
るものである。 【効果】 ＣＰＵ１１が分岐命令を実行する際には、常
にキャッシュメモリ１５内に、分岐命令の指示した分岐
先アドレス付近のデータが常に保持されている。
実行する際のキャッシュメモリのミス率（キャッシュメ
モリ内に所望のデータが存在せず、直ちにアクセスでき
ない確率）を低減し、命令処理速度を向上させる。 【構成】 分岐命令判別器１８により、フェッチした命
令が分岐命令であるかないかを判別し、命令が分岐命令
である場合には、ＤＭＡ制御回路２１により、分岐命令
の指示する分岐先のアドレスをアドレスラッチ２２に保
持し、この分岐先のアドレス付近のデータを主メモリ１
６からキャッシュメモリ１５に転送させる。制御装置２
０は、分岐命令判別器１８による判別結果に基づいて分
岐命令判別器１８およびＤＭＡ制御回路２１を動作させ
るものである。 【効果】 ＣＰＵ１１が分岐命令を実行する際には、常
にキャッシュメモリ１５内に、分岐命令の指示した分岐
先アドレス付近のデータが常に保持されている。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータシステ
ムにおいて、分岐命令処理の迅速化を図るための分岐命
令処理装置に関するものである。
ムにおいて、分岐命令処理の迅速化を図るための分岐命
令処理装置に関するものである。
【０００２】
【従来の技術】図３は従来のコンピュータシステムの概
略構成図である。図３に示すように、コンピュータシス
テムは、ＣＰＵ１１と、キャッシュメモリ１５と、主メ
モリ１６と、周辺機器１７とを備えている。ＣＰＵ１
１，キャッシュメモリ１５，主メモリ１６および周辺機
器１７には、アドレスバス１３，データバス１２および
制御信号線（図示せず）が接続されており、データバス
１２を介して相互にデータ転送することが可能となって
いる。
略構成図である。図３に示すように、コンピュータシス
テムは、ＣＰＵ１１と、キャッシュメモリ１５と、主メ
モリ１６と、周辺機器１７とを備えている。ＣＰＵ１
１，キャッシュメモリ１５，主メモリ１６および周辺機
器１７には、アドレスバス１３，データバス１２および
制御信号線（図示せず）が接続されており、データバス
１２を介して相互にデータ転送することが可能となって
いる。
【０００３】このように構成された従来のコンピュータ
システムでは、主メモリ１６の内容で処理対象となる内
容を一時的にキャッシュメモリ１５に保持し、このキャ
ッシュメモリ１５の内容に基づいて、ＣＰＵ１１が周辺
機器１７を動作させることにより、主メモリ１６のアク
セス時間の短縮を実現しているものである。
システムでは、主メモリ１６の内容で処理対象となる内
容を一時的にキャッシュメモリ１５に保持し、このキャ
ッシュメモリ１５の内容に基づいて、ＣＰＵ１１が周辺
機器１７を動作させることにより、主メモリ１６のアク
セス時間の短縮を実現しているものである。
【０００４】
【発明が解決しようとする課題】しかしながら、一般的
にコンピュータシステムにおいて、分岐命令を実行した
場合、現在のアドレスから離れた別のアドレスの実行に
移ることが多い。したがって、上述キャッシュメモリ１
５を有する従来のコンピュータシステムでは、キャッシ
ュメモリ１５のミス率（キャッシュメモリ１５内に所望
のデータが存在せず、直ちにアクセスできない確率）が
高く、これにより命令処理速度が低下するという問題が
あった。
にコンピュータシステムにおいて、分岐命令を実行した
場合、現在のアドレスから離れた別のアドレスの実行に
移ることが多い。したがって、上述キャッシュメモリ１
５を有する従来のコンピュータシステムでは、キャッシ
ュメモリ１５のミス率（キャッシュメモリ１５内に所望
のデータが存在せず、直ちにアクセスできない確率）が
高く、これにより命令処理速度が低下するという問題が
あった。
【０００５】この発明の目的は、上記問題点に鑑み、コ
ンピュータシステムにおいて、分岐命令を実行する際の
キャッシュメモリのミス率を低減し、命令処理速度を向
上させることを可能とする分岐命令処理装置を提供する
ことである。
ンピュータシステムにおいて、分岐命令を実行する際の
キャッシュメモリのミス率を低減し、命令処理速度を向
上させることを可能とする分岐命令処理装置を提供する
ことである。
【０００６】
【課題を解決するための手段】この発明の分岐命令処理
装置は、データバス上を転送される命令をフェッチし、
この命令が分岐命令であるかないかを判別する分岐命令
判別器と、命令が分岐命令である場合に、この分岐命令
の指示する分岐先のアドレスをアドレスラッチに保持し
分岐先のアドレス付近のデータを主メモリからキャッシ
ュメモリに転送させるＤＭＡ制御回路とを備えたもので
ある。
装置は、データバス上を転送される命令をフェッチし、
この命令が分岐命令であるかないかを判別する分岐命令
判別器と、命令が分岐命令である場合に、この分岐命令
の指示する分岐先のアドレスをアドレスラッチに保持し
分岐先のアドレス付近のデータを主メモリからキャッシ
ュメモリに転送させるＤＭＡ制御回路とを備えたもので
ある。
【０００７】
【作用】この発明の構成によれば、分岐命令判別器によ
り、フェッチした命令が分岐命令であるかないかを判別
し、命令が分岐命令である場合には、ＤＭＡ制御回路に
より、分岐命令の指示する分岐先のアドレスをアドレス
ラッチに保持し、この分岐先のアドレス付近のデータを
主メモリからキャッシュメモリに転送させる。これによ
り、ＣＰＵが分岐命令を実行する際には、常にキャッシ
ュメモリ内に、分岐命令の指示した分岐先アドレス付近
のデータが保持されていることとなる。
り、フェッチした命令が分岐命令であるかないかを判別
し、命令が分岐命令である場合には、ＤＭＡ制御回路に
より、分岐命令の指示する分岐先のアドレスをアドレス
ラッチに保持し、この分岐先のアドレス付近のデータを
主メモリからキャッシュメモリに転送させる。これによ
り、ＣＰＵが分岐命令を実行する際には、常にキャッシ
ュメモリ内に、分岐命令の指示した分岐先アドレス付近
のデータが保持されていることとなる。
【０００８】
【実施例】図１はこの発明の一実施例の分岐命令処理装
置を付加したコンピュータシステムの概略構成図、図２
はこの発明の一実施例の分岐命令処理装置の動作を説明
するためのフローチャートである。図１において、１１
はＣＰＵ、１２はデータバス、１３はアドレスバス、１
５はキャッシュメモリ、１６は主メモリ、１７は周辺機
器である。また、１９は分岐信号判別器、２０は制御回
路、２１はＤＭＡ（Direct Memory Access）制御回路、
２２はアドレスラッチであり、これら分岐信号判別器１
９，制御回路２０，ＤＭＡ制御回路２１およびアドレス
ラッチ２２は、分岐命令処理装置１８を構成する。な
お、ＣＰＵ１１と、キャッシュメモリ１５，主メモリ１
６，周辺機器１７との間を接続する制御信号線は図示し
ていない。
置を付加したコンピュータシステムの概略構成図、図２
はこの発明の一実施例の分岐命令処理装置の動作を説明
するためのフローチャートである。図１において、１１
はＣＰＵ、１２はデータバス、１３はアドレスバス、１
５はキャッシュメモリ、１６は主メモリ、１７は周辺機
器である。また、１９は分岐信号判別器、２０は制御回
路、２１はＤＭＡ（Direct Memory Access）制御回路、
２２はアドレスラッチであり、これら分岐信号判別器１
９，制御回路２０，ＤＭＡ制御回路２１およびアドレス
ラッチ２２は、分岐命令処理装置１８を構成する。な
お、ＣＰＵ１１と、キャッシュメモリ１５，主メモリ１
６，周辺機器１７との間を接続する制御信号線は図示し
ていない。
【０００９】図１に示すように、分岐命令処理装置１８
は、データバス１２上を転送される命令をフェッチし、
この命令が分岐命令であるかないかを判別する分岐命令
判別器１９と、命令が分岐命令である場合に、この分岐
命令の指示する分岐先のアドレスをアドレスラッチに保
持し、分岐先のアドレス付近のデータを主メモリ１６か
らキャッシュメモリ１５に転送するＤＭＡ制御回路２１
とを備えたものである。
は、データバス１２上を転送される命令をフェッチし、
この命令が分岐命令であるかないかを判別する分岐命令
判別器１９と、命令が分岐命令である場合に、この分岐
命令の指示する分岐先のアドレスをアドレスラッチに保
持し、分岐先のアドレス付近のデータを主メモリ１６か
らキャッシュメモリ１５に転送するＤＭＡ制御回路２１
とを備えたものである。
【００１０】また、制御装置２０は、分岐命令判別器１
９により命令が分岐命令であると判別された場合には、
ＤＭＡ制御回路２１を動作させるようにし、また分岐命
令判別器１９により命令が分岐命令でないと判別された
場合には、データバス１２上を転送される命令をフェッ
チするよう分岐命令判別器１９を動作させるものであ
る。
９により命令が分岐命令であると判別された場合には、
ＤＭＡ制御回路２１を動作させるようにし、また分岐命
令判別器１９により命令が分岐命令でないと判別された
場合には、データバス１２上を転送される命令をフェッ
チするよう分岐命令判別器１９を動作させるものであ
る。
【００１１】このように構成した分岐命令処理装置の動
作を図１および図２を参照しながら具体的に説明する。
先ず、処理(1) ではデータバス１２上を転送される命令
をフェッチ（読み込み）する。次に、処理(2)では分岐
命令判別器１９により、フェッチした命令が分岐命令で
あるかないかを判別する。
作を図１および図２を参照しながら具体的に説明する。
先ず、処理(1) ではデータバス１２上を転送される命令
をフェッチ（読み込み）する。次に、処理(2)では分岐
命令判別器１９により、フェッチした命令が分岐命令で
あるかないかを判別する。
【００１２】フェッチした命令が分岐命令でないなら、
処理(6) を介し、次アドレスの命令に対して再び処理
(1) を実行する。一方、分岐命令であれば、処理(3) に
よりこの分岐命令が指示する分岐先のアドレスを確認す
る。次に、処理(4) では分岐先のアドレスをアドレスラ
ッチ２２に保持する。
処理(6) を介し、次アドレスの命令に対して再び処理
(1) を実行する。一方、分岐命令であれば、処理(3) に
よりこの分岐命令が指示する分岐先のアドレスを確認す
る。次に、処理(4) では分岐先のアドレスをアドレスラ
ッチ２２に保持する。
【００１３】次に、処理(5) ではＤＭＡ制御回路２１に
より、分岐先のアドレス付近のデータ（数バイトであ
り、例えば３２バイト）を主メモリ１６からキャッシュ
メモリ１５に転送する。次に、処理(6) を介し、次アド
レスの命令に対して再び処理(1) を実行する。上述、処
理(1) 〜処理(6) の実行の間は、ＣＰＵ１１も同時に動
作しており、その動作は上述分岐命令処理装置１８の動
作とは独立している。また、処理(1)において、命令を
フェッチするタイミングはＣＰＵ１１と同時である。ま
た、処理(2) において命令が分岐命令であると判断され
た場合、処理(6) における次アドレスとは分岐先アドレ
スであり、処理(1) における命令のフェッチは、キャッ
シュメモリ１５に保持した分岐先アドレス以降のデータ
（命令）に対して実行されることとなる。
より、分岐先のアドレス付近のデータ（数バイトであ
り、例えば３２バイト）を主メモリ１６からキャッシュ
メモリ１５に転送する。次に、処理(6) を介し、次アド
レスの命令に対して再び処理(1) を実行する。上述、処
理(1) 〜処理(6) の実行の間は、ＣＰＵ１１も同時に動
作しており、その動作は上述分岐命令処理装置１８の動
作とは独立している。また、処理(1)において、命令を
フェッチするタイミングはＣＰＵ１１と同時である。ま
た、処理(2) において命令が分岐命令であると判断され
た場合、処理(6) における次アドレスとは分岐先アドレ
スであり、処理(1) における命令のフェッチは、キャッ
シュメモリ１５に保持した分岐先アドレス以降のデータ
（命令）に対して実行されることとなる。
【００１４】このような処理(1) 〜処理(6) を繰り返
し、コンピュータシステムは処理を進める。このように
実施例によれば、分岐命令判別器１９により、データバ
ス１２上を転送される命令をフェッチし、この命令が分
岐命令であるかないかを判別し、命令が分岐命令である
場合に、ＤＭＡ制御回路２１により、分岐命令の指示す
る分岐先のアドレスをアドレスラッチに保持し、分岐先
のアドレス付近のデータを主メモリ１６からキャッシュ
メモリ１５に転送させる。これにより、ＣＰＵ１１が分
岐命令を実行する際には、常にキャッシュメモリ１５内
に、分岐命令の指示した分岐先のアドレス付近のデータ
が保持されていることとなる。したがって、分岐命令に
より現在のアドレスから離れた別のアドレスに実行が移
っても（進行アドレスの変更）、常にキャッシュメモリ
１５にヒット（キャッシュメモリ１５内に所望のデータ
が存在し、直ちにアクセスできること。）することがで
きる。すなわち、キャッシュメモリ１５のミス率を低減
することができ、命令処理速度の低下を防ぐことができ
る。
し、コンピュータシステムは処理を進める。このように
実施例によれば、分岐命令判別器１９により、データバ
ス１２上を転送される命令をフェッチし、この命令が分
岐命令であるかないかを判別し、命令が分岐命令である
場合に、ＤＭＡ制御回路２１により、分岐命令の指示す
る分岐先のアドレスをアドレスラッチに保持し、分岐先
のアドレス付近のデータを主メモリ１６からキャッシュ
メモリ１５に転送させる。これにより、ＣＰＵ１１が分
岐命令を実行する際には、常にキャッシュメモリ１５内
に、分岐命令の指示した分岐先のアドレス付近のデータ
が保持されていることとなる。したがって、分岐命令に
より現在のアドレスから離れた別のアドレスに実行が移
っても（進行アドレスの変更）、常にキャッシュメモリ
１５にヒット（キャッシュメモリ１５内に所望のデータ
が存在し、直ちにアクセスできること。）することがで
きる。すなわち、キャッシュメモリ１５のミス率を低減
することができ、命令処理速度の低下を防ぐことができ
る。
【００１５】また、この分岐命令処理装置１８の動作
は、ＣＰＵ１１内の命令デコーダの動作と独立させるこ
とができるため、分岐命令処理装置１８の動作によりコ
ンピュータシステムの命令処理速度が低下することはな
い。
は、ＣＰＵ１１内の命令デコーダの動作と独立させるこ
とができるため、分岐命令処理装置１８の動作によりコ
ンピュータシステムの命令処理速度が低下することはな
い。
【００１６】
【発明の効果】この発明の分岐命令処理装置によれば、
分岐命令判別器により、フェッチした命令が分岐命令で
あるかないかを判別し、命令が分岐命令である場合に
は、ＤＭＡ制御回路により、分岐命令の指示する分岐先
のアドレスをアドレスラッチに保持し、分岐先のアドレ
ス付近のデータを主メモリからキャッシュメモリに転送
させる。これにより、ＣＰＵが分岐命令を実行する際に
は、常にキャッシュメモリ内に、分岐命令の指示した分
岐先のアドレス付近のデータが保持されていることとな
る。
分岐命令判別器により、フェッチした命令が分岐命令で
あるかないかを判別し、命令が分岐命令である場合に
は、ＤＭＡ制御回路により、分岐命令の指示する分岐先
のアドレスをアドレスラッチに保持し、分岐先のアドレ
ス付近のデータを主メモリからキャッシュメモリに転送
させる。これにより、ＣＰＵが分岐命令を実行する際に
は、常にキャッシュメモリ内に、分岐命令の指示した分
岐先のアドレス付近のデータが保持されていることとな
る。
【００１７】その結果、分岐命令により進行アドレスが
変更されても、常にキャッシュメモリにヒットすること
ができる。すなわち、キャッシュメモリのミス率を低減
することができ、命令処理速度を向上させることができ
る。また、この分岐命令処理装置の動作は、ＣＰＵ内の
命令デコーダの動作と独立させることができるため、分
岐命令処理装置の動作によりコンピュータシステムの命
令処理速度が低下することがない。
変更されても、常にキャッシュメモリにヒットすること
ができる。すなわち、キャッシュメモリのミス率を低減
することができ、命令処理速度を向上させることができ
る。また、この分岐命令処理装置の動作は、ＣＰＵ内の
命令デコーダの動作と独立させることができるため、分
岐命令処理装置の動作によりコンピュータシステムの命
令処理速度が低下することがない。
【図１】図１はこの発明の一実施例の分岐命令処理装置
を付加したコンピュータシステムの概略構成図である。
を付加したコンピュータシステムの概略構成図である。
【図２】図２はこの発明の一実施例の分岐命令処理装置
の動作を説明するためのフローチャートである。
の動作を説明するためのフローチャートである。
【図３】従来のコンピュータシステムの概略構成図であ
る。
る。
11 ＣＰＵ 12 データバス 13 アドレスバス 15 キャッシュメモリ 16 主メモリ 17 周辺機器 18 分岐命令処理装置 19 分岐命令判別器 21 ＤＭＡ制御回路 22 アドレスラッチ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＰＵ，主メモリ，この主メモリの内容
を部分的にかつ一時的に保持するキャッシュメモリ，デ
ータバス，アドレスバスおよび周辺機器を備えたコンピ
ュータシステムに付加した分岐命令処理装置であって、 前記データバス上を転送される命令をフェッチし、この
命令が分岐命令であるかないかを判別する分岐命令判別
器と、 前記命令が分岐命令である場合に、この分岐命令の指示
する分岐先のアドレスをアドレスラッチに保持し前記分
岐先のアドレス付近のデータを前記主メモリから前記キ
ャッシュメモリに転送させるＤＭＡ制御回路とを備えた
分岐命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387391A JPH0520061A (ja) | 1991-07-15 | 1991-07-15 | 分岐命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387391A JPH0520061A (ja) | 1991-07-15 | 1991-07-15 | 分岐命令処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520061A true JPH0520061A (ja) | 1993-01-29 |
Family
ID=15968717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17387391A Pending JPH0520061A (ja) | 1991-07-15 | 1991-07-15 | 分岐命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520061A (ja) |
-
1991
- 1991-07-15 JP JP17387391A patent/JPH0520061A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6553487B1 (en) | Device and method for performing high-speed low overhead context switch | |
| JPS62239235A (ja) | オペレ−シヨンコ−ドの高速比較動作を備えたデ−タプロセツサ | |
| JPH0520061A (ja) | 分岐命令処理装置 | |
| JPH07121443A (ja) | 情報処理システム及びその動作方法 | |
| JPS6312030A (ja) | 情報処理装置のエラ−処理機構 | |
| JPH0377137A (ja) | 情報処理装置 | |
| JPH04205448A (ja) | 情報処理装置 | |
| JPS61217834A (ja) | デ−タ処理装置 | |
| JP2806690B2 (ja) | マイクロプロセッサ | |
| JPH04246728A (ja) | 情報処理装置 | |
| JPH02100740A (ja) | キャッシュ・メモリユニットのブロック・ロード動作方式 | |
| JPH07200490A (ja) | Ｍｐｕ | |
| JPH05242003A (ja) | データ処理装置 | |
| JPH0795288B2 (ja) | マイクロコンピュータ | |
| JPH08286914A (ja) | メモリ制御装置 | |
| JP2000347931A (ja) | キャッシュメモリおよびキャッシュメモリ制御方法 | |
| JPS63168730A (ja) | 分岐命令処理装置 | |
| JPS6252900B2 (ja) | ||
| JPH0752423B2 (ja) | デ−タ転送制御方式 | |
| JPS63163532A (ja) | マイクロプロセツサ | |
| JPH03189844A (ja) | 情報処理装置 | |
| JPS63178335A (ja) | マイクロプロセツサ | |
| JPH0380355A (ja) | Ｄｍａ転送機構を有する計算機 | |
| JPH0675765A (ja) | 処理速度制御装置 | |
| JPS61210431A (ja) | 情報処理装置 |