JPS5940386A - 仮想記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は仮想アドレスを物理アドレスに高速に変換する
ためにアドレス変換バッファを有する情報処理装置に係
り、特に分岐命令の分岐先アドレスのアドレス変換にお
ける仮想記憶制御方式に関する。

〔発明の技術的背景とその問題点〕

この檜の情報処理装置では、一般に分岐命令の分岐先ア
ドレスの仮想アドレスから物理アドレスへの変換は、通
常のオペランドのアドレス変換と同様に扱われていた。

すなわち、アドレス変換を１鵠速に行なうためにアドレ
ス置換バッファ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋ　ａ
ｇｉｄｅ　Ｂｕｆｆｓｒ　ｉ以下、ＴＬＢと称する）を
有する情報処理装置では、まずＴＬＢによりアドレス変
換が行なわれ、ＴＬＢに対応するアドレス変換対が無い
場合には、ファームウェアによるアドレス変換が行なわ
れその結果がＴＬＢに取り込まれる。しかし、分岐先ア
ドレスの変換を上述のように通常のオペランドのアドレ
ス変換と同様に扱うと、その分岐先（物理）アドレスが
使用されない（分岐条件不成立の）場合でもＴＬＢにヒ
ツトしなければファームウェアによる計算（アドレス変
換）が行なわれ、　　　。

かつＴＬＢの内容も書き換えられてしまうことを本発明
者は認識するに至った。そして、このような場合にはＴ
ＬＢのヒツト率も低下するため処理効率が低下すること
をも本発明者は認識するに至った。

また、上述の如き情報処理装置では、処理効率を艮くす
るため命令の先読みが行なわれるのが一般的であるが、
この命令の先読みは仮想アドレスをカウント更新し、そ
の都度アドレス変Ｍ’に行ないながら行なわれていた。

このため、本当に効率のよい命令先読みが行なわれてい
るとは必ずしも言えなかった。

〔発明の目的〕

本発明は上記事情にとみてなされたものでその目的は、
分岐命令の分岐先仮想アドレスを物理アドレスに変換す
る場合に、無駄な計算を減少すると共にＴＬＢ（アドレ
ス変換バッファ）のヒツト率の低下を防止でき、もって
処理効率の向上が図れる仮想記憶制御方式を提供するこ
とにある。

本発明の他の目的は、命令の先読みが高速かつ誤りなく
行なえる仮想記憶制御方式を提供することにある。

〔発明の概要〕

本発明は分岐命令の分岐先アドレスの仮想アドレスから
物理アドレスへのＬｍ時において、ＴＬＢ　（アドレス
変換バッファ）に対応するアドレス変換対が無い場合に
セットされるフラグを設け、当該フラグがセットさノし
ている状態では上記分岐命令の分岐条件成立が確定する
まで主記憶にあるページテーブルなどの情報をもとにア
ドレス変換を行なうことを保留するようにしている。

また本発明では、現在実行中の命令列に関する物理アド
レスと分岐命令の分岐先物理アドレスとを保持するカウ
ンタ部を設け、分岐のない通常の命令列実行中に上記カ
ウンタ部に保持されている当該実行中の命令列に関する
物理アドレスをカウント更新して命令先読みのための物
理アドレスを発生することにより、アドレス変換機構を
用いずに命令先読みをするようにしている。更に本発明
では、上記カウンタ部の内容に対応する仮想アドレスを
保持するレジスタ部と、上記カウンタ部に保持されてい
る現在実行中の命令列に関する物理アドレスに基づいて
アクセス対象となるページが次ページに切り換わる（す
なわち次のページをアクセスする）ことを監視する手段
とを設け、次のページをアクセスする必要がある場合に
は上記レジスタ部に保持されている対応する仮想アドレ
スのページ番号フィールドの内容を＋１し、この＋１さ
れた仮想アドレスを用いてアドレス変換を行なって次ノ
ヘージの先頭位置の物理アドレスを求め、以後この物理
アドレスをカウント更新して命令先読みを続行するよう
にしている。

〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。図
面は本発明が適用される情報処理装置の要部構成を示す
もので、１１は命令列やデータが格納される主記憶、１
２は主記憶１１をアクセスするためのアドレス（物理ア
ドレス）が保持されるメモリアドレスレジスタ（以下、
ＭＡＲと称する）である。１３は主記憶１１に格納され
ている命令列の一部のコピーが保持されるバッファ（以
下、Ｉ−Ｃａｃｈｅと称する）、１４はＩ　−Ｃａｃｈ
ｅ　１３をアクセスするためのアドレスが保持されるキ
ャッシュアドレスレジスタ（以下、ＣＡＲと称する）、
１５はニーＣａｃｈｅ　１３のディレクトリをチェック
するディレクトリチェック制御部（以下、ディレクトリ
制御部と称する）である。

１６は命令先読みのために現在実行中の命令列に関する
物理アドレスと、分岐命令の分岐先の物理アドレスを保
持する２つのカウンタ（図示せず）を備えたカランタ部
（以下、ＭＬＯＣと称する）、１７はＭＬＯＣ１６を監
視して命令先読み中にアクセスすべきページが次のペー
ジに移ることを検出するページ切換検出部である。１８
はＩ−Ｃａｃｈｅ１３または主記憶１１から先読みされ
た命令列が格納される命令バッファ（以下、よりと称す
る）である。１９はｌＢ１８から収り出される命令が保
持される命令レジスタ（以下、ＩＲと称する）、２０は
アドレス計算部である。アドレス計算部２０では、ｌＲ
１９に保持されている命令が示すオペランドの仮想アド
レス、または当該命令が分岐命令の場合にはその分岐先
の仮想アドレスが計算される。２ノはアドレス計算部２
０で計算された仮想アドレスが保持される仮想アドレス
レジスタ（以下、ｖＡＲと称する）、２２はＶＡＲ２１
に保持されている仮想アドレスを物理アドレスに変換す
るアドレス変換部である。アドレス変換部２２は仮想ア
ドレスを物理アドレスに高速に変換するために図示せぬ
ＴＬＢ（アドレス変換バッファ）を有している。２３は
アドレス変換部２２でアドレス変換されたオペランドの
物理アドレス（実アドレス）が保持される実アドレスレ
ジスタ（以下、ＲＡＲと称する）である。

なお、アドレス変換部２２でアドレス変換された分岐命
令の分岐先物理アドレスはＭＬＯＣｌｅの該当するカウ
ンタにロードされる。

２４はアドレス変換部２２において分岐命令の分岐先ア
ドレスを仮想アドレスから物理アドレスに変換する際、
ＴＬＢに対応するアドレス変換対が無い場合にセットさ
れるフラグである。

２５はＭＬＯＣｚｔ；に対応した現在実行中の命令列に
関する仮想アドレス、または分岐命令の分岐先の仮想ア
ドレスを保持する２つのレジスタ（図示せず）を備えた
レジスタ部（以下、ＬＯＣＢと称する）、２６はアダー
である。アダー２６はページ切換検出部１７０ページ切
換検出時に、ＬＯＣＢ２５に保持されてい名現在実行中
の命令列に関する仮想アドレスのページ番号フィールド
の内容を＋１してアドレス変換部２２に出力するように
なっている。また、アダー２６は、フラグ２４がセット
されている状態で分岐命令の分岐条件が確定した場合に
、ＬＯＣＢ２５に保持されている分岐先仮想アドレスを
そのままアドレス変換部２２に出力するようになってい
る。なお、アドレス変換部２２内のＴＬＢに対応するア
ドレス変換対が無い場合に主記憶１１にあるページテー
ブル等の情報をもとにアドレス変換を行なうファームウ
ェアなど各種制御を行なうファームウェアを有するマイ
クロプログラム制御部は省略されている。

次に本発明の一実施例の動作を説明する。本実施例では
、処理効率を良くするため命令の先読′みが行なわれて
いる。この命令先読みのための命令格納アドレスはＭＬ
ＯＣｌｅ（のいずれか一方のカウンタ）に物理アドレス
（実アドレス）の形で保持され、当該物理アドレスを用
いて必要に応じてＩ−Ｃａｃｈｅ　１３　（または主記
憶１１）がアクセスされる。そして、このアクセスによ
って先読みされた命令はＩＢｌＢに格納される。ＩＢｌ
Ｂに格納された命令は必要に応じてｌＲ１９に取り出さ
れ、命令のデコード、アドレス計算部２０におけるオペ
ランドアドレスの計算等が行なわれる。オペランドアド
レス（または分岐命令の分岐先アドレス）は、まずアド
レス計算部２０において仮想アドレスで求められ、ｖＡ
Ｒ２１に保持される。

ＶＡＲ２１に保持された仮想アドレスはアドレス変換部
２２に出力される。アドレス変換部２２では、まずＴＬ
Ｂが参照される。そして、ＴＬＢに対応するアドレス変
換対（仮想アドレスと実記憶のベージ枠番号との対）が
存在する場合、該当仮想アドレスがオペランドアドレス
であれば変位により求められた物理アドレスはＲＡＲ，
？　３に保持される。同じく該当仮想アドレスが分岐先
アドレスであれば、変換により求められた物理アドレス
は現在実行中の命令列に関する物理アドレス（すなわち
命令先読みのために用いられている物理アドレス）が保
持されているＭＬＯＣＪｆｌｉの対応するカラｙり（一
方のカウンタ）と対をなすカウンタ（他方のカウンタ）
に保持される。これは、分岐命令の分岐条件が不成立と
なった場合に、ＭＬＯ０１６の上記一方のカウンタの出
力を用いて分岐命令に続く命令列が正常に読み出されて
実行されるようにするためである。なお、分岐命令の分
岐条件が成立した場合には、ＭＬＯＣ１６の上記他方の
カウンタの出力を用いて分岐先命令列が読み出され、当
該他方のカウンタが現在実行中の命令列に関する物理ア
ドレスを保持するカウンタとして扱われる。したがって
、次に分岐命令がｌＲ１９に収り出され、その分岐先仮
想アドレスがアドレス計算部２０で求められ、アドレス
変換部２２で対応する分岐先物理アドレスが求められた
場合、当該分岐先物理アドレスは前回と異なってＭＬＯ
Ｃ１６の上記一方のカウンタに保持される。

一方、アドレス変換部２２においてＴＬＢが参照された
場合に、当該ＴＬＢに対応するアドレス変換対が無いと
きには、オペランドアドレスのアドレス罰換であればフ
ァームウェアにより主記憶１ノに置かれた各植テーブル
（例えばセグメントテーブルやページテーブル）が参照
され、実記憶（主記憶１））のページ枠番号（ページ◆
フレーム中ナンバー、ページ舎フレーム・アドレス）が
求められる。そして、ベージ枠番号と仮想アドレス中の
変位（ページ内相対アドレス）とを加算または連結する
ことにより物理アドレスが得られる。このようにして、
得られた物理アドレスはＲＡＲ２３に保持される。また
、仮想アドレス（の変位を除く部分）とベージ枠番号と
のアドレス反換対はＴＬＢに格納される。これに対し、
分岐命令の分岐先アドレスのアドレス反換であれば、上
述のようにＴＬＢに対応するアドレス反侠対が無い場合
、フラグ２４がセットされる。また、該当する仮想アド
レス（分岐先仮想アドレス）は、ＬＯＣＢ２５のＭＬＯ
ＣＪ６ｉに対応した現在実行中の命令列に関する仮想ア
ドレスが保持されているレジスタ（一方のレジスタ）と
対をなすレジスタ（他方のレジスタ）に保持される。そ
して、フラグ２４がセットされている場合、上記分岐命
令の分岐条件成立が確定するまで（上述したオペランド
アドレスの場合のような）主記憶１ノにある情報をもと
に行なわれるファームウェアによるアドレス変換は保留
される。

ところでＭＬＯＣ１６には前述したように現在実行中の
命令列に関する物理アドレスと、分岐命令の分岐条件が
成立した場合の分岐先物理アドレスが保持される。本実
施例では、分岐のない命令列を実行中には、ＭＬＯｏ　
１６の対応するカウンタをカウント更新させ、そのカウ
ント出力を命令先読みのための物理アドレスとしている
。こうすることにより、その都度アドレス変換部（アド
レス変換機構）ｔ−用いて仮想アドレスを物理アドレス
に変換して命令先読みを行なう従来方式に比べ処理効率
が向上する。

しかし、ＭＬＯＣ１６内のカウンタを動作させて命令先
読みをする本方式では、先読み対象となっ工いた命令列
が置かれている実記憶上のページが次のページに移った
場合、誤ったページの命令列が先読みされる不都合が生
じる。これは、仮想アドレス空間上ではページ（ページ
番号）は連続しているが、実記憶上では連続していない
ことによる。そこで本実施例では、ページが次のページ
に切り換わる場合に、物理アドレスのページ内相対アド
レスを示す下位アドレスがオール″１″からオール″″
０″となり、上位アドレス部分が＋１されることを利用
してアクセスベージ先を次のページに切り換えることを
検出するようにしている。これを行なうのがページ切換
検出部ノアである。すなわち、ぺ一・ジ切換検出部１７
はＭＬＯＣ１６の現在実行中の命令列に関する物理アド
レスが保持でれているカウンタの出力（物理アドレス）
を監視し、尚該カウンタがカウントアツプした際にそれ
まで実行していたページから次のページに移るが否かの
検出を行なう。これは、例えば物理アドレスのアドレス
長が３２ビツトで、ページサイズが２ＫＢ（２０４８バ
イト）の場合であれば、ピット２ノからビット２ｏへの
キャリー・イン（Ｃａｒｒｙ　　ｉｎ）を検出すること
Ｋよって可能となる。

ページ切換検出部１７によってアクセスすべきページが
次のページに移ることが検出されると、ＬＯＣＢ　２５
　Ｏ（ＭＬＯＣ１６に保持されている現在実行中の命令
列に関する物理アドレスに）対応する仮想アドレスのペ
ージ番号フィールドの内容がアダー２６によって＋１さ
れ、アドレス変換部２２に出方される。これにより前述
したように仮想アドレスから物理アドレスへの変換が行
なわれる。なお、このときの仮想アドレスの変位（ペー
ジ内相対アドレス）は、必ずしも該当するページの正し
い変位を示しているとは限らないが、アドレス灰換対を
求める場合には当該反位は不要であり、何ら問題となら
ない。また、ＭＬＯＣ１６の前記カウントアツプ後の物
理アドレスの変位（ページ内相対アドレス）は該当する
ページの正しい変位を示しているため、物理アドレス求
める場合にはアドレス変換対を求めるときに得られるベ
ージ枠番号と、ＭＬＯＣ１６の前記カウントアツプ後の
物理アドレスの変位とを加算もしくは連結すればよい。

そして、このようにして求められた実記憶（主記憶１１
）上の新しいページの先頭位置を示す物理アドレスは、
ＭＬＯＣ１６の対応するカウンタに保持される。すなわ
ち当該カウンタの内容が、誤った物理アドレスから正し
い物理アドレスに変更される。しかして、ＭＬｏＣ１６
の対応するカウンタがカウント更新されて命令先読みが
行なわれる。

一方、ＭＬＯｏ　１６の分岐先物理アドレスが保持され
るカウンタは次のように用いられる。

１）ＩＪ述したように分岐先仮想アドレスのアドレス変
換時に、ＴＬＢに対応するアドレス変換対が存在して分
岐先物理アドレスが求められ、当該分岐先物理アドレス
がＭＬＯＣＪ６の対応するカウンタに保持されている状
態で、分岐命令の分岐条件成立が確定したものとする。

この場合、ＭＬＯＣ１６のカウンタは、分岐先物理アド
レスが保持されているカウンタに切り換えられる。

そして、−このカウンタの出力を用いてＩ　−Ｃａｃｈ
ｅ　１３または主記憶１ノから分岐先命令列が読み出さ
れ、ＩＢｌＢに格納される。これに対し、分岐先仮想ア
ドレスのアドレス変換時にＴＬＢに対応するアドレス変
換対が無くフラグ２４がセットされた場合、前述したよ
うにファームウェアによるアドレス変換が保留されて分
岐先物理アドレスが求められていないので分岐先命令列
の読み出しは次の手順で行なわれる。

すなわち、分岐命令の分岐条件成立が確定した場合にフ
ラグ２４がセットきれていると、ＬＯＣＢ２５に保持さ
れている分岐先仮想アドレスがアダー２６を介してその
ままアドレス斐換部２２に出力され、ファームウェアに
より前述したオペランドアドレスのアドレス変換と同様
にアドレス変換が行なわれる。このとき求められたアド
レス変換対はＴＬＢに格納され、分岐先物理アドレスは
ＭＬＯＣ１６の対応するカウンタに保持される。そして
、このカウンタの出力を用いて分岐先命令列が読み出さ
れる。

次に本発明の他の実施例を説明する。なお、当該実施例
は本発明をパイプライン制御方式の情報処理装置に適用
した場合であり、その構成は基本的に前記実施例と同様
であるため、前記実施例で用いた図面を参照して説明す
る。本実施例の前記実施例と特に異なる点は、パイプラ
インのステージを制御するパイプライン制御機構（図示
せず）を有している点、このパイプライン制御機構の制
御による分岐先命令列の先読みを、フラグ２４がセット
されている場合には分岐条件成立が確定するまで保留す
る点である。

また、本実施例では、ＩＢｌＢは前記実施例と異なって
２つのバッファ（図示せず）ヲ有している。これは分岐
のない命令列の実行中における命令先読みと、分岐先命
令列の先読みとの両先読みが行なわれる本実施例におい
て、分岐条件成立／不成立のいずれの場合にも正しく対
処できるようにするためである。

本実施例において、パイプラインのステージは、命令の
取り出しが行なわれる第０ステージ、オペランドまたは
分岐命令の分岐先アドレスの仮想アドレス計算が行なわ
れる第１ステージ、仮想アドレスの物理アドレスへの変
換が行なわれる第２ステージ、オペランドキャッシュの
ディレクトリチェックが行なわれる第３ステージ、オペ
ランドキャッシュの読み出しが行なわれる第４ステージ
、および演算や演算結果の格納が行なわれる第５ステー
ジの６ステージからなっている。本実施例におけるオペ
ランドアドレスの計算や、分岐のない命令列を実行中の
場合の処理に関しては、前記実施例のそれと同様である
。これに対し、分岐命令に関する処理については一部異
なっている。

分岐命令の場合、分岐先アドレスが第ｌステージで仮想
アドレスとして求められ、第２ステージで物理アドレス
に変換される。ただし、当該第２ステージで物理アドレ
スが得られるのは、アドレス変換部２２内のＴＬＢに対
応するアドレス変換対が存在する場合である。この対応
するアドレス変換対が存在するために分岐先仮想アドレ
スに対するアドレス変換が行なわれることにより得られ
る分岐先物理アドレスは、前記実施例と同様にＭＬＯＣ
１６内の対応するカウンタに保持される。そして、前記
実施例と異なり、命令の処理効率を上げるために、分岐
条件成立／不成立の確定前に上記ＭＬＯＣ１６内の対応
するカウンタをカウント更新させて分岐先命令列の先読
みが行なわれる。この先読みされた分岐先命令列は、上
記分岐先物理アドレスが保持されたＭＬＯＣ１６内のカ
ウンタに対応するＩＢｌＢ内のバッファ、すなわち分岐
命令を含む命令列が格納されていたバッファ（一方のバ
ッファ）と対をなすバッファ（他方のバッファ）に格納
される。しかして分岐命令の分岐条件成立／不成立が確
定すると、条件成立であればＩＢｌＢ内の上記他方のバ
ッファから命令がｌＲ１９に取り出され、条件不成立で
あればｌＢ１８内の上記一方のバッファから命令がｌＲ
１９に取り出される。

これに対し、第２ステージにおけるアドレス変換時にＴ
ＬＢに対応するアドレス変換対が無い場合には、前記実
施例と同様にフラグ２４がセットされ、分岐命令の分岐
条件成立が確定するまでファームウェアによるアドレス
変換は保留される。このとき、該当する分岐先仮想アド
レスは前記実施例と同様にＬＯＣＢ２５の対応するンジ
スタに保持される。この状態で分岐命令の分岐条件成立
が確定すると、前記実施例と同様にＬＯＣＢ、？５に保
持されている分岐先仮想アドレスがアダー２６を介して
そのままアドレス変換部２２に出力され、ファームウェ
アによるアドレス変換が行なわれる。これにより求めら
れた分岐先物理アドレスはＭＬＯＣ１６の対応するカウ
ンタに保持される。そして、このカウンタをカウント更
新させることにより分岐先命令群、更にはこれらの命令
群に後続する命令列が先読みされるようになる。このよ
うにして読み出された命令列はｌＢ１１ｊ内の前記他方
のバッファに格納される。そして、当該バッファから、
まず分岐先命令がｌＲ１９に取り出され、第１ステージ
以降の各ステージがパイプライン制御で行なわれる。

〔発明の効果〕

以上詳述したように本発明によれば、分岐命令の分岐先
アドレスの仮想アドレスから物理アドレスへの変換時に
おいてＴＬＢに対応するアドレス変換対が無い場合、該
当分岐命令の分岐条件成立が確定するまで主記憶にある
情報にアドレス変換を行なうことを保留し、更に分岐先
命令群の先読みも泉止するようにしているので、無駄な
計算が無くなり、またＴＬＢのヒツト率の低下が防止で
き、かつ誤ったメモリアクセスが行なわれずにすみ、処
理効率を向上することができる。

更に一本発明によれば、命令先読みを高速かつ誤りなく
行なうことができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すブロック図である。 １ノ・・・主記憶、１６・・・カウンタ部（ＭＬＯＣ）
、Ｊ７・・・ベーン切換検出部、１８・・・命令バッフ
ァ（より）、２２・・・アドレス変換部、２４・・・フ
ラグ、２５・・・レジスタ部（ＬＯＣＢ）、２６・・・
アダー〇 出願人代理人　　弁理士　鈴　圧式　彦昭和　　　年　
　　月　　　日 特許庁長官　　若　杉　和　大　　　殿１、事件の表示 特願昭５７−１５０９８１号 ２、発明の名称 仮想記憶制御方式 ３、補正をする者 事件との関係　特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６、補正の対象 ７、補正の内容 （１１明細書の第１５頁第１２行目乃至同頁箱１４行目
に［下位アト°レスが・・・・・・利用してＪとあと訂
正する。 （２）明細書の第１７頁第５行目に「物理アドレス求め
る場合Ｊとあるな［物理アドレスを求める場合Ｊと訂正
する、

Claims (1)

【特許請求の範囲】
1. 仮想アドレスを物理アドレスに高速に変換するためにア
   ドレス変換バッファを有する情報処理装置において、現
   在実行中の命令列に関する物理アドレスと分岐命令の分
   岐先物理アドレスとを保持するカウンタ部と、このカウ
   ンタ部に保持されている上記現在実行中の命令列に関す
   る物理アドレスをカウント更新して命令先読みを行なう
   手段と、上記カウンタ部に保持されている上記分岐先物
   理アドレスを用いて分岐先命令列を読み出す手段と、上
   記カウンタ部に保持されている物理アドレスに対応する
   仮想アドレスが保持されるレジスタ部と、通常の命令列
   雲行中に、上記カウンタ部に保持されている対応する物
   理アドレスに基づいてアクセスページ先が次ページに切
   り換わることを監視する手段と、ページ切り換えのため
   に上記レジスタ部に保持されている対応する仮想アドレ
   スのページ番号フィールドの内容を＋１する手段とこの
   手段によって加算された仮想アドレスを用いてアドレス
   変換を行ない、上記カウンタ部に保持されている上記対
   応する物理アドレスを当該アドレス変換で得られた物理
   アドレスに置き換える手段と、分岐命令の分岐先アドレ
   スを仮想アドレスから物理アドレスに変換する際、対応
   するアドレス変換対が上記アドレス変換バッファに無い
   ときにセットされるフラグと、そのときの上記仮想アド
   レスを上記レジスタ部に保持する手段と、上記プラグが
   セットされている場合、上記分岐命令の分岐条件成立が
   確定するまで主記憶にある情報をもとにアドレス変換対
   を求めることを保留する手段と、上記フラグがセットさ
   れている状態で上記分岐命令の分岐条件成立が確定した
   場合に上記レジス変換対を求めると共に、このとき得ら
   れる分岐先物理アドレスを上記カウンタ部に保持する手
   段とを具備することを特徴とする仮想記憶制御方式。