JPS6150343B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は仮想アドレスを物理アドレスに高速に
変換するためにアドレス変換バツフアを有する情
報処理装置に係り、特に分岐命令の分岐先アドレ
スのアドレス変換における仮想記憶制御方式に関
する。

発明の技術的背景とその問題点 この種の情報処理装置では、一般に分岐命令の
分岐先アドレスの仮想アドレスから物理アドレス
への変換は、通常のオペランドのアドレス変換と
同様に扱われていた。すなわち、アドレス変換を
高速に行なうためにアドレス変換バツフア
（Translation Look aside Buffer；以下、TLBと
称する）を有する情報処理装置では、まずTLB
によりアドレス変換が行なわれ、TLBに対応す
るアドレス変換対が無い場合には、フアームウエ
アによるアドレス変換が行なわれその結果が
TLBに取り込まれる。しかし、分岐先アドレス
の変換を上述のように通常のオペランドのアドレ
ス変換と同様に扱うと、その分岐先（物理）アド
レスが使用されない（分岐条件不成立の）場合で
もTLBにセツトしなければフアームウエアによ
る計算（アドレス変換）が行なわれ、かつTLB
の内容も書き換えられてしまうことを本発明者は
認識するに至つた。そして、このような場合には
TLBのセツト率も低下するため処理効率が低下
することも本発明者は認識するに至つた。

発明の目的 本発明は上記事情に鑑みてなされたものでその
目的は、分岐命令の分岐先仮想アドレスを物理ア
ドレスに変換する場合に、無駄な計算を減少する
と共にTLB（アドレス変換バツフア）のヒツト
率の低下を防止でき、もつて処理効率の向上が図
れる仮想記憶制御方式を提供することにある。

発明の概要 本発明は分岐命令の分岐先アドレスの仮想アド
レスから物理アドレスへの変換時において、
TLB（アドレス変換バツフア）に対応するアド
レス変換対が無い場合にセツトされるフラグを設
け、当該フラグがセツトされている状態では上記
分岐命令の分岐条件成立が確定するまで主記憶に
あるページテーブルなどの情報をもとにアドレス
変換を行なうことを保留すると共に、パイプライ
ン制御方式が適用されるものにあつては分岐先命
令列の先読みも保留するようにしている。

発明の実施例 以下、本発明の一実施例を図面を参照して説明
する。図面は本発明が適用される情報処理装置の
要部構成を示すもので、１１は命令列やデータが
格納される主記憶、１２は主記憶１１をアクセス
するためのアドレス（物理アドレス）が保持され
るメモリアドレスレジスタ（以下、MARと称す
る）である。１３は主記憶１１に格納されている
命令列の一部のコピーが保持されるバツフア（以
下、Ｉ−Cacheと称する）、１４はＩ−Cache１
３をアクセスするためのアドレスが保持されるキ
ヤツシユアドレスレジスタ（以下、CARと称す
る）、１５はＩ−Cache１３のデイレクトリをチ
エツクするデイレクトリチエツク制御部（以下、
デイレクトリ制御部と称する）である。

１６は命令先読みのために現在実行中の命令列
に関する物理アドレスと、分岐命令の分岐先の物
理アドレスを保持する２つのカウンタ（図示せ
ず）を備えたカウンタ部（以下、MLOCと称す
る）、１７はMLOC１６を監視して命令先読み中
にアクセスすべきページが次のページに移ること
を検出するページ切換検出部である。１８はＩ−
Cache１３または主記憶１１から先読みされた命
令列が格納される命令バツフア（以下、IBと称
する）である。１９はIB１８から取り出される
命令が保持される命令レジスタ（以下、IRと称
する）、２０はアドレス計算部である。アドレス
計算部２０では、IR１９に保持されている命令
が示すオペランドの仮想アドレス、または当該命
令が分岐命令の場合にはその分岐先の仮想アドレ
スが計算される。２１はアドレス計算部２０で計
算された仮想アドレスが保持される仮想アドレス
レジスタ（以下、VARと称する）、２２はVAR２
１に保持されている仮想アドレスを物理アドレス
に変換するアドレス変換部である。アドレス変換
部２２は仮想アドレスを物理アドレスに高速に変
換するために図示せぬTLB（アドレス変換バツ
フア）を有している。２３はアドレス変換部２２
でアドレス変換されたオペランドの物理アドレス
（実アドレス）が保持される実アドレスレジスタ
（以下、RARと称する）である。なお、アドレス
変換部２２でアドレス変換された分岐命令の分岐
先物理アドレスはMLOC１６の該当するカウン
タにロードされる。

２４はアドレス変換部２２において分岐命令の
分岐先アドレスを仮想アドレスから物理アドレス
に変換する際、TLBに対応するアドレス変換対
が無い場合にセツトされるフラグである。２５は
MLOC１６に対応した現在実行中の命令列に関
する仮想アドレス、または分岐命令の分岐先の仮
想アドレスを保持する２つのレジスタ（図示せ
ず）を備えたレジスタ部（以下、LOCBと称す
る）、２６はアダーである。アダー２６は、ペー
ジ切換検出部１７のページ切換検出時に、LOCB
２５に保持されている現在実行中の命令列に関す
る仮想アドレスのページ番号フイールドの内容を
＋１してアドレス変換部２２に出力するようにな
つている。また、アダー２６は、フラグ２４がセ
ツトされている状態で分岐命令の分岐条件が確定
した場合に、LOCB２５に保持されている分岐先
仮想アドレスをそのままアドレス変換部２２に出
力するようになつている。なお、アドレス変換部
２２内のTLBに対応するアドレス変換対が無い
場合に主記憶１１にあるページテーブル等の情報
をもとにアドレス変換を行なうフアームウエアな
ど各種制御を行なうフアームウエアを有するマイ
クロプログラム制御部は省略されている。

次に本発明の一実施例の動作を説明する。本実
施例では、処理効率を良くするため命令の先読み
が行なわれている。この命令先読みのための命令
格納アドレスはMLOC１６（のいずれか一方の
カウンタ）に物理アドレス（実アドレス）の形で
保持され、当該物理アドレスを用いて必要に応じ
てＩ−Cache１３（または主記憶１１）がアクセ
スされる。そして、このアクセスによつて先読み
された命令はIB１８に格納される。IB１８に格
納された命令は必要に応じてIR１９に取り出さ
れ、命令のデコード、アドレス計算部２０におけ
るオペランドアドレスの計算等が行なわれる。オ
ペランドアドレス（または分岐命令の分岐先アド
レス）は、まずアドレス計算部２０において仮想
アドレスで求められ、VAR２１に保持される。

VAR２１に保持された仮想アドレスはアドレ
ス変換部２２に出力される。アドレス変換部２２
では、まずTLBが参照される。そして、TLBに
対応するアドレス変換対（仮想アドレスと実記憶
のページ枠番号との対）が存在する場合、該当仮
想アドレスがオペランドアドレスであれば変換に
より求められた物理アドレスはRAR２３に保持
される。同じく該当仮想アドレスが分岐先アドレ
スであれば、変換により求められた物理アドレス
は現在実行中の命令列に関する物理アドレス（す
なわち命令先読みのために用いられている物理ア
ドレス）が保持されているMLOC１６の対応す
るカウンタ（一方のカウンタ）と対をなすカウン
タ（他方のカウンタ）に保持される。これは、分
岐命令の分岐条件が不成立となつた場合に、
MLOC１６の上記一方のカウンタの出力を用い
て分岐命令に続く命令列が正常に読み出されて実
行されるようにするためである。なお、分岐命令
の分岐条件が成立した場合には、MLOC１６の
上記他方のカウンタの出力を用いて分岐先命令列
が読み出され、当該他方のカウンタが現在実行中
の命令列に関する物理アドレスを保持するカウン
タとして扱われる。したがつて、次に分岐命令が
IR１９に取り出され、その分岐先仮想アドレス
がアドレス計算部２０で求められ、アドレス変換
部２２で対応する分岐先物理アドレスが求められ
た場合、当該分岐先物理アドレスは前回と異なつ
てMLOC１６の上記一方のカウンタに保持され
る。

一方、アドレス変換部２２においてTLBが参
照された場合に、当該TLBに対応するアドレス
変換対が無いときには、オペランドアドレスのア
ドレス変換であればフアームウエアにより主記憶
１１に置かれた各種テーブル（例えばセグメント
テーブルやページテーブル）が参照され、実記憶
（主記憶１１）のページ枠番号（ページ・フレー
ム・ナンバー、ページ・フレーム・アドレス）が
求められる。そして、ページ枠番号と仮想アドレ
ス中の変位（ページ内相対アドレス）とを加算ま
たは連結することにより物理アドレスが得られ
る。このようにして得られた物理アドレスは
RAR２３に保持される。また、仮想アドレス
（の変位を除く部分）とページ枠番号とのアドレ
ス変換対はTLBに格納される。これに対し、分
岐命令の分岐先アドレスのアドレス変換であれ
ば、上述のようにTLBに対応するアドレス変換
対が無い場合、フラグ２４がセツトされる。ま
た、該当する仮想アドレス（分岐先仮想アドレ
ス）は、LOCB２５のMLOC１６に対応した現在
実行中の命令列に関する仮想アドレスが保持され
ているレジスタ（一方のレジスタ）と対をなすレ
ジスタ（他方のレジスタ）に保持される。そし
て、フラグ２４がセツトされている場合、上記分
岐命令の分岐条件成立が確定するまで（上述した
オペランドアドレスの場合のような）主記憶１１
にある情報をもとに行なわれるフアームウエアに
よるアドレス変換は保留される。

ところでMLOC１６には前述したように現在
実行中の命令列に関する物理アドレスと、分岐命
令の分岐条件が成立した場合の分岐先物理アドレ
スが保持される。本実施例では、分岐のない命令
列を実行中には、MLOC１６の対応するカウン
タをカウント更新させ、そのカウント出力を命令
先読みのための物理アドレスとしている。こうす
ることにより、その都度アドレス変換部（アドレ
ス変換機構）を用いて仮想アドレスを物理アドレ
スに変換して命令先読みを行なう従来方式に比べ
処理効率が向上する。

しかし、MLOC１６内のカウンタを動作させ
て命令先読みをする本方式では、先読み対象とな
つていた命令列が置かれている実記憶上のページ
が次のページに移つた場合、誤つたページの命令
列が先読みされる不都合が生じる。これは、仮想
アドレス空間上ではページ（ページ番号）は連続
しているが、実記憶上では連続していないことに
よる。そこで本実施例では、ページが次のページ
に切り換わる場合に、物理アドレスのページ内相
対アドレスを示す下位アドレスが所定数だけ増や
され、上位アドレス部分が＋１されることを検出
してアクセスページ先を次のページに切り換える
ことを検出するようにしている。これを行なうの
がページ切換検出部１７である。すなわち、ペー
ジ切換検出部１７はMLOC１６の現在実行中の
命令列に関する物理アドレスが保持されているカ
ウンタの出力（物理アドレス）を監視し、当該カ
ウンタがカウントアツプした際にそれまで実行し
ていたページから次のページに移るか否かの検出
を行なう。これは、例えば物理アドレスのアドレ
ス長が32ビツトで、ページサイズが2KB（2048バ
イト）の場合であれば、ビツト２１からビツト２
０へのキヤリー・イン（Carry in）を検出する
ことによつて可能となる。

ページ切換検出部１７によつてアクセスすべき
ページが次のページに移ることが検出されると、
LOCB２５の（MLOC１６に保持されている現在
実行中の命令列に関する物理アドレスに）対応す
る仮想アドレスのページ番号フイールドの内容が
アダー２６によつて＋１され、アドレス変換部２
２に出力される。これにより前述したように仮想
アドレスから物理アドレスへの変換が行なわれ
る。なお、このときの仮想アドレスの変位（ペー
ジ内相対アドレス）は、必ずしも該当するページ
の正しい変位を示しているとは限らないが、アド
レス変換対を求める場合には当該変位は不要であ
り、何ら問題とならない。また、MLOC１６の
前記カウントアツプ後の物理アドレスの変位（ペ
ージ内相対アドレス）は該当するページの正しい
変位を示しているため、物理アドレスを求める場
合にはアドレス変換対を求めるときに得られるペ
ージ枠番号と、MLOC１６の前記カウントアツ
プ後の物理アドレスの変位とを加算もしくは連結
すればよい。そして、このようにして求められた
実記憶（主記憶１１）上の新しいページの先頭位
置を示す物理アドレスは、MLOC１６の対応す
るカウンタに保持される。すなわち当該カウンタ
の内容が、誤つた物理アドレスから正しい物理ア
ドレスに変更される。しかして、MLOC１６の
対応するカウンタがカウント更新されて命令先読
みが行なわれる。

一方、MLOC１６の分岐先物理アドレスが保
持されるカウンタは次のように用いられる。前述
したように分岐先仮想アドレスのアドレス変換時
に、TLBに対応するアドレス変換対が存在して
分岐先物理アドレスが求められ、当該分岐先物理
アドレスがMLOC１６の対応するカウンタに保
持されている状態で、分岐命令の分岐条件成立が
確定したものとする。この場合、MLOC１６の
カウンタは、分岐先物理アドレスが保持されてい
るカウンタに切り換えられる。そして、このカウ
ンタの出力を用いてＩ−Cache１３または主記憶
１１から分岐先命令列が読み出され、IB１８に
格納される。これに対し、分岐先仮想アドレスの
アドレス変換時にTLBに対応するアドレス変換
対が無くフラグ２４がセツトされた場合、前述し
たようにフアームウエアによるアドレス変換が保
留されて分岐先物理アドレスが求められていない
ので分岐先命令列の読み出しは次の手順で行なわ
れる。すなわち、分岐命令の分岐条件成立が確定
した場合にフラグ２４がセツトされていると、
LOCB２５に保持されている分岐先仮想アドレス
がアダー２６を介してそのままアドレス変換部２
２に出力され、フアームウエアにより前述したオ
ペランドアドレスのアドレス変換と同様にアドレ
ス変換が行なわれる。このとき求められたアドレ
ス変換対はTLBに格納され、分岐先物理アドレ
スはMLOC１６の対応するカウンタに保持され
る。そして、このカウンタの出力を用いて分岐先
命令列が読み出される。

次に本発明の他の実施例を説明する。なお、当
該実施例は本発明をパイプライン制御方式の情報
処理装置に適用した場合であり、その構成は基本
的に前記実施例と同様であるため、前記実施例を
用いた図面を参照して説明する。本実施例の前記
実施例と特に異なる点は、パイプラインのステー
ジを制御するパイプライン制御機構（図示せず）
を有している点、このパイプライン制御機構の制
御による分岐先命令列の先読みを、フラグ２４が
セツトされている場合には、分岐条件成立が確定
するまで保留する点である。また、本実施例で
は、IB１８は前記実施例と異なつて２つのバツ
フア（図示せず）を有している。これは分岐のな
い命令列の実行中ににおける命令先読みと、分岐
先命令列の先読みとの両先読みが行なわれる本実
施例において、分岐条件成立／不成立のいずれの
場合にも正しく対処できるようにするためであ
る。

本実施例において、パイプラインのステージ
は、命令の取り出しが行なわれる第０ステージ、
オペランドまたは分岐命令の分岐先アドレスの仮
想アドレス計算が行なわれる第１ステージ、仮想
アドレスの物理アドレスへの変換が行なわれる第
２ステージ、オペランドキヤツシユのデイレクト
リチエツクが行なわれる第３ステージ、オペラン
ドキヤツシユの読み出しが行なわれる第４ステー
ジ、および演算や演算結果の格納が行なわれる第
５ステージの６ステージからなつている。本実施
例におけるオペランドアドレスの計算や、分岐の
ない命令列を実行中の場合の処理に関しては、前
記実施例のそれと同様である。これに対し、分岐
命令に関する処理については一部異なつている。

分岐命令の場合、分岐先アドレスが第１ステー
ジで仮想アドレスとして求められ、第２ステージ
で物理アドレスに変換される。ただし、当該第２
ステージで物理アドレスが得られるのは、アドレ
ス変換部２２内のTLBに対応するアドレス変換
対が存在する場合である。この対応するアドレス
変換対が存在するために分岐先仮想アドレスに対
するアドレス変換が行なわれることにより得られ
る分岐先物理アドレスは、前記実施例と同様に
MLOC１６内の対応するカウンタに保持され
る。そして、前記実施例と異なり、命令の処理効
率を上げるために、分岐条件成立／不成立の確定
前に上記MLOC１６内の対応するカウンタをカ
ウント更新させて分岐先命令列の先読みが行なわ
れる。この先読みされた分岐先命令列は、上記分
岐先物理アドレスが保持されたMLOC１６内の
カウンタに対応するIB１８内のバツフア、すな
わち分岐命令を含む命令列が格納されていたバツ
フア（一方のバツフア）と対をなすバツフア（他
方のバツフア）に格納される。しかして分岐命令
の分岐条件成立／不成立が確定すると、条件成立
であれば、IB１８内の上記他方のバツフアから
命令がIR１９に取り出され、条件不成立であれ
ばIB１８内の上記一方のバツフアから命令がIR
１９に取り出される。

これに対し、第２ステージにおけるアドレス変
換時にTLBに対応するアドレス変換対が無い場
合には、前記実施例と同様にフラグ２４がセツト
され、分岐命令の分岐条件成立が確定するまでフ
アームウエアによるアドレス変換は保留される。
このとき、該当する分岐先仮想アドレスは前記実
施例と同様にLOCB２５の対応するレジスタに保
持される。この状態で分岐命令の分岐条件成立が
確定すると、前記実施例と同様にLOCB２５に保
持されている分岐先仮想アドレスがアダー２６を
介してそのままアドレス変換部２２に出力され、
フアームウエアによるアドレス変換が行なわれ
る。これにより求められた分岐先物理アドレスは
MLOC１６の対応するカウンタに保持される。
そして、このカウンタをカウント更新させること
により分岐先命令群、更にはこれらの命令群に後
続する命令列が先読みされるようになる。このよ
うにして読み出された命令列はIB１８内の前記
他方のバツフアに格納される。そして、当該バツ
フアから、まず分岐先命令がIR１９に取り出さ
れ、第１ステージ以降の各ステージがパイプライ
ン制御で行なわれる。

なお、前記実施例では、MLOC１６を用いた
命令先読み機構を備えた情報処理装置に実施した
場合について説明したが、本発明の要旨によれば
この種の機能は必ずしも必要でない。

発明の効果 以上詳述したように本発明によれば、分岐命令
の分岐先アドレスの仮想アドレスから物理アドレ
スへの変換時においてTLBに対応するアドレス
変換対が無い場合、該当分岐命令の分岐条件成立
が確定するまで主記憶にある情報にアドレス変換
を行なうことを保留し、更に分岐先命令列の先読
みも禁止するようにしているので、無駄な計算が
無くなり、またTLBのヒツト率の低下が防止で
き、かつ誤つたメモリアクセスが行なわれずにす
み、処理効率を向上することができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すブロツク図であ
る。 １１……主記憶、１６……カウンタ部
（MLOC）、１７……ページ切換検出部、１８…
…命令バツフア（IB）、２２……アドレス変換
部、２４……フラグ、２５……レジスタ部
（LOCB）、２６……アダー。

Claims (1)

【特許請求の範囲】
1. １ 仮想アドレスを物理アドレスに高速に変換す
   るためにアドレス変換バツフアを有する情報処理
   装置において、パイプライン制御のもとで分岐の
   ない命令例実行中における命令列の先読みおよび
   分岐命令の分岐先命令列の先読みを行なう手段
   と、この手段で先読みされた命令列を格納する第
   １バツフアおよび先読みされた分岐先命令列を格
   納する第２バツフアを有する命令バツフア部と、
   上記分岐命令の分岐先アドレスを仮想アドレスか
   ら物理アドレスに変換する際、対応するアドレス
   変換対が上記アドレス変換バツフアに無いときに
   セツトされるフラグと、そのときの仮想アドレス
   が保持されるレジスタと、上記フラグがセツトさ
   れている場合、上記分岐命令の分岐条件成立が確
   定するまで主記憶にある情報をもとにアドレス変
   換対を求めることを保留すると共に上記先読み手
   段による分岐先命令列の先読みを保留する手段と
   を具備し、上記アドレス変換バツフアに上記分岐
   先アドレスに対応するアドレス変換対が存在する
   場合、このアドレス変換対を用いて得られる物理
   アドレスに基づき上記先読み手段によつて上記主
   記憶またはキヤツシユメモリから分岐先命令列の
   先読みを行ない、その分岐先命令列を上記第２バ
   ツフアに格納し、分岐条件成立時のみ、この第２
   バツフアから分岐先命令を取り出し、上記フラグ
   がセツトされている状態で上記分岐命令の分岐条
   件が確定した場合に上記レジスタに保持されてい
   る仮想アドレスを用いフアームウエアによつて上
   記主記憶にある情報をもとにアドレス変換対を求
   めると共に分岐先命令列の先読みを行ない、その
   分岐先命令列を上記第２バツフアに格納し、この
   第２バツフアから分岐先命令を取り出すことを特
   徴とする仮想記憶制御方式。