JPS62126442A

JPS62126442A - デ−タ処理装置

Info

Publication number: JPS62126442A
Application number: JP26491785A
Authority: JP
Inventors: Toru Shonai; 亨庄内; Eiki Kamata; 釜田　栄樹; Shigeo Takeuchi; 武内　茂雄
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1985-11-27
Filing date: 1985-11-27
Publication date: 1987-06-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、分岐命令を含む命令語を処理するデータ処理
装置に関する。

〔発明の背景〕

分岐−命令の処理を高速化する方法として、例えば特公
昭５４−９４５６号公報に示されるように、分岐命令の
アドレスとそれに対応する分岐先命令語とを対にして連
想記憶に記憶しておき、分岐命令解読時に分岐命令のア
ドレスで連想記憶を探索し、存在する時には連想記憶内
の分岐先命令語を用いるものが知られている。

第１図はこの方法による処理の流れを示したものである
。命令２が分岐命令であり、命令１．３はその他の命令
である。各命令は解読（ト）、データ読出し囚、データ
転送■、実行［Ｆ］の各ステージを順々にへて処理され
る。分岐命令に対しては解読ステージより２サイクルを
要して連想記憶を読出すので、図のように２サイクル遅
れで命令３が開始される。

この方法を用いれば、分岐命令の処理は主記憶又はバッ
ファ記憶から分岐先命令語を読出す時に比べて、かなり
高速化されている。しかし、その処理時間は連想記憶の
読出し時間よりは短くならない。

〔発明の目的〕

本発明の目的は、上述した公知技術よりも更に短い時間
で分岐命令を処理するデータ処理装置を提供することに
ある。

〔発°明の概要〕

本発明は、上述した連想記憶を、分岐命令が解読される
以前に、分岐命令のアドレスを用いて検索することによ
り、上述の公知技術よりも高速に分岐命令を処理できる
ようにしたものである。

〔発明の実施例〕

以下、本発明の一実施例を説明する。説明の都合上、（
株）日立製作所のＭシリーズアーキテクチャに基づくデ
ータ処理装置であることを前提とする。

第２図は典壓的な命令フォーマットを示している。すな
わち命令は、演算の内容を示す０２部、第１オペランド
のレジスタの番号を示す几１部又は条件マスクを示すＭ
１部、第２オペランドのインデクス値を格納するレジス
タの番号を示すＸ２部、同じくベース値を格納するレジ
スタの番号を示すＢ２部、同じくディスプレースメント
を示すＢ２部とから成る。第２オペランドのメモリ上の
ロケーションのアドレスは、Ｘ２部により示される汎用
レジスタ（インデクス働レジスタ）の内容と、Ｂ２部に
より示される汎用レジスタ（ベース−レジスタ）の内容
と、Ｂ２部により示されるディスプレースメントを加算
することによって得られる。この命令形式では、命令語
は４バイト長から構成され、０２部は第１バイトの８ビ
ツト、Ｒ，１部又はＭ１部は第２バイトの上位４ビツト
、Ｘ２部は第２バイトの下位４ビツト、Ｂ２部は第３バ
イトの上位４ビツト、Ｂ２部は残り１２ビツト、すなわ
ち第３バイトの下位４ビツトと第４バイトの８ビツトに
よって示される。

第３図は、分岐命令を含む命令列の例である。

第１番目の命令りはメモリ、汎用レジスタにデータを転
送する命令であり、Ｂ２部によって示される汎用レジス
タの１番（以下、ＧＲＩと略記する）の内容と、Ｘ２部
によって示されるＧＲ，２の内容と、Ｂ２部で示される
変位１００を加算して得られるアドレスの内容を、Ｒ１
部で示されるＧＲ５に格納する命令である。

２番目の命令ＢＣは分岐命令であり、Ｍ１部の条件マス
クの示す条件が成立する時、８２部によって示されるＧ
Ｒ３の内容と、Ｘ２部によって示されるＧＲ４の内容と
、Ｂ２部で示される変位２００を加算して得られるアド
レスａの命令を次に実行する。第３図ではＭ１部は１５
であり、これは常に分岐することを示す。

アドレスａを２０００とすると、分岐成立時に実行され
る命令は３番目の命令りである。この命令はＧＲＩの内
容とＧＲ２の内容と３００を加算して得られるアドレス
の内容をＧＲ６に格納する命令である。

第４図は実施例で示すデータ処理装置の構成を示す図で
、次の４つの部分からなる。

（１）命令ユ三ット（ＩＵ、４０００）：命令の先取り
、解読等を司る。

（２）実行ユニット（ＥＵ、４００２）：命令を実行す
る。

（３）分岐先連想記憶（ＴＡＳ、４００４）：分岐先命
令語を含む命令列（分岐先命令列）を記憶する連想記憶
。

（４）主記憶（ＭＭ、４００６）。

４００８〜４０２０は、上記（１）〜（４）の装置間を
結ぶ信号線のうち、実施例の説明に関連のあるもののみ
を示したものである。

第５図は分岐先連想記憶４００４の具体的構成を示す図
である。

５０００は連想記憶装置であり、命令アドレス、命令語
、インデクス・レジスタの内容、ベース・レジスタの内
容、分岐先命令列を組とする語を記憶する。命令アドレ
スはＰＩＣＰに記憶され、命令語はＰＩＲＰに記憶され
、インデクス・レジスタの内容はＰＧＲＸＰに記憶され
、ベース・レジスタの内容はＰＧＲＢＰに記憶され、分
岐先命令列はＰＴＩＰに記憶される。

５００２〜５０１０はＰＩＣ，ＰＩＲ，ＰＧＲＸ。

ＰＧＲＢ信号線の値を記憶するレジスタであり、５０１
２は比較器である。

このような構成において、命令ユニットからＰＩＣ信号
線４００８、ＰＩＲ信号線４０１０、ＰＧＲＸ信号線４
０１２、ＰＧＲＢ信号線４０１４を介して命令アドレス
、命令語、インデクス・レジスタの内容、ペース・レジ
スタの内容が転送されてきて、かつ、命令語が分岐命令
で、ある時、分岐先連想記憶装置は転送されたものと等
しいものを記憶した語が存在するか否かを探索し、存在
する場合にはＰＴＩ信号線４０１６にその語の中の分岐
先命令列を出力する。

第６図は命令ユニットの具体的構成を示す図である。

６０００．６００２は先取シした命令列を記憶する命令
バッファレジスタであり、６０１４．６０１６は命令バ
ッファレジスタより取り出した命令語を記憶する命令レ
ジスタとプレ命令レジスタであり、６００４．６００６
は命令バッファレジスタより命令語を切り出すアライナ
とプレ・アライナであり、６０１２は命令レジスタ中の
命令語の命令アドレスを記憶する命令カウンタであり、
６０２２は１６本の汎用レジスタであり、６０２４はア
ドレス−アダーでるる。

命令バッファレジスタには、主記憶からのＩＤＡＴＡ信
号線と分岐先連想記憶からのＰＴＩ信号線が入力されて
おり、どちらかの信号線から命令列が転送されてくると
その命令列を記憶する。

命令バッファレジスタは０と１の２つあるが、通常は片
方の命令バッファレジスタ（たとえば０）が使用されて
おり、分岐命令が出現するとその分岐先の命令列が他方
の命令バッファレジスタ（この場合１）に記憶され、そ
れ以降の命令列は、次の分岐命令が出現するまでは命令
バッファレジスタ１に記憶される。

命令レジスタには、現在命令レジスタにある命令語の次
の命令語が、命令バッファレジスタよりアライナを介し
て取り出され、セットされる。命令カウンタには現在命
令レジスタにある命令語の命令アドレスが記憶されてい
るので、その値に４（１命令語のバイト長に相当する）
を加えた値が次の命令語の命令アドレスである。アライ
ナはこの値が出力される信号線６０３２を用いて次の命
令語を取り出す。

命令カウンタには、現在命令レジスタにある命令語の命
令アドレスが記憶されている。そのアドレスは６０２０
で４増加されて、命令レジスタに次の命令語が記憶され
る時に、命令カウンタに記憶される。

命令レジスタ中の命令語のＸ２部、Ｂ２部、９２部はそ
れぞれＸ信号線、Ｂ信号線、Ｄ信号線に出力される。Ｘ
信号線とＢ信号線は汎用レジスタ６０２２に入力され、
Ｘ２レジスタの内容とＢ２レジスタの内容がＧＲＸ信号
線とＧＲ，Ｂ信号線に出力される。アドレス・アダーで
はＤ信号線の値とＧＲＸ信号線の値とＧＲ，Ｂ信号線の
値が加算されて、ＡＤＤＲ信号線４０２０に出力される
。

プレ命令レジスタには、命令レジスタ中の命令語の次の
命令語が常に記憶されている。プレ命令レジスタに記憶
される命令語はプレ・アライナ６００６を介して取り出
される。プレアライナには、アライナに入力される信号
線６０３２に４を加えた値が信号線６０３０より入力さ
れるので、命令レジスタ中の命令語の次の命令語が記憶
されることになる。

プレ命令レジスタ中の命令語はＰＩ几信号線４０１０に
出力される。また、その命令語のＸ２部とＢ２部は汎用
レジスタ６０２２に入力され、Ｘ２レジスタの内容とＢ
２レジスタの内容はＰＧＲＸ信号線とＰＧＲＢ信号線に
出力される。

また、プレ命令レジスタ中の命令語の命令アドレスは、
命令カウンタの値に４を加えた値であり、その値はＰＩ
Ｃ信号線に出力される。Ｐ　Ｉ　Ｒ。

ＰＩＣＸＰＧＲＸ、ＰＧＲＢの各信号線は第４図に示し
たように分岐先連想記憶に入力される。

次に、実施例の動作を説明する。

動作は大きく分けて２つの動作に分けられる。

（１）前動作命令ユニットにおける命令の解読に先立って、分岐先連
想記憶を命令アドレス、命令語、インデクス・レジスタ
の内容、ベース・レジスタの内容に基づいて探索する。

それらを含む語が存在する時には、その語の中の分岐先
命令列をＰＴＩ信号線を介して命令ユニットに送る。

（２）本動作命令ユニットにおいて分岐命令が解読されると、その分
岐先の命令語のアドレス（分岐先アドレス）を求め、Ａ
ＤＤＲ信号線を介して主記憶へ送る。分岐先命令列の主
記憶からの読出しくＩＤＡＴＡ信号線を介して行う）と
、実行ユニットでの分岐命令の実行が完了すると、後述
する場合分けに従い分岐先連想記憶の書換えを行う。

本動作での分岐先命令列の読出しは、前動作で分岐先命
令列が得られた否かに拘らず行われる。

その目的は次の２つである。

（１）分岐先連想記憶に存在しない分岐命令に対して分
岐先命令列を得る。

（２）分岐先連想記憶に存在した分岐命令に対して、主
記憶上の分岐先命令列が変更されていて、分岐先連想記
憶の分岐先命令列が正しくない可能性があるので、その
検証を行う。

次に第７図に従い、前動作を詳しく説明する。

命令が命令レジスタに記憶されて解読が開始されると、
上述したように次に命令レジスタに記憶される命令がプ
レアライナにより取出され、プレ命令レジスタに記憶さ
れる。この時、この命令に対する命令アドレス、命令語
、インデクス・レジスタの値、ベース・レジスタの値が
Ｐ　Ｉ　Ｃ，ＰＩ几ＰＧＲＸ、ＰＧＲＢの各信号線を介
して分岐先連想記憶に転送される。

ＰＩＲ信号線上の命令語が分岐命令である場合には、Ｐ
ｉＣＸ　ＰＩＲ、ＰＧＲＸＸＰＧＲＢの各信号線上の値
がＰＩＣレジスタ、ＰＩＲレジスタ、ＰＧＲＸレジスタ
、ＰＧＲＢレジスタに記憶される。

その後、連想記憶５０（１０に、ＰＩＣＸ　ＰＩＲ、Ｐ
ＧＲＸＸＰＧＲＢの各信号線上の値を含む語が存在する
か否かを探索し、そのような語が存在する時はその語の
中の分岐先命令列ｋＰＴＩ信号線に出力し、かつＰＴＩ
レジスタをセットする。

一方、命令ユニットでは、ＰＴＩ信号線を介して分岐先
命令列が出力された時には、それを空いている方の命令
バッファレジスタに記憶スル。

次に、第８ａ図、第８ｂ図に従い、本動作を詳しく説明
する。

本動作は命令語が命令レジスタに記憶されて、解読が開
始される時から開始される。

まず、命令レジスタ中の命令が分岐命令か否かが調べら
れる。以下の動作は分岐命令である時のみ行われる。

アドレス・アダーで求められた分岐先アドレスがＡＤＤ
Ｒ信号線を介して主記憶に送られる。

その後、分岐先アドレスに対する分岐先命令列がＩＤＡ
ＴＡ信号線を介して転送され、（ＩＤＡＴＡ読出し）、
分岐命令の実行が完了するまで、分岐先連想記憶動作は
中断される。

分岐先連想記憶が中断中、命令ユニットでは分岐命令に
続く命令の先行制御が継続される。

７００６でＰＩＣ，ＰＩＲ，ＰＧＲＸ、ＰＧＲＢに対応
する語が存在していた時には、先行制御は分岐先の命令
列に対して行われる。そうでない時には、先行制御は分
岐先ではなく分岐命令に引き続く命令列に対して行われ
る。

ＩＤＡＴＡ読出しと分岐命令の実行が完了すると、以下
のような場合ごとに以下に示す動作が行われる。

（１）分岐が戻立し、７００６でＰＩＣＸＰＩＲｌＰＧ
ＲＸ、ＰＧＲＢに対応する語が存在していた時：ＰＴＩレジスタ５０１０の値とＩＤＡＴＡ信号線上の値
が比較器５０１２で比較される。その結果、両者が等し
くない時のみ、存在していた語のＰＴＩＰ部分がＩＤＡ
ＴＡ信号線の値で書換えられる。

（２）分岐が成立し、７００６でＰＩＣ，ＰＩＲ。

ＰＧＲＸ、ＰＧＲＢに対応する語が存在していない時：ＰＩＣレジスタ、ＰＩＲレジスタ、ＰＧＲＸレジスタ、
ＰＧＲＢレジスタおよびＩ　ＤＡＴＡ信号線上の値よシ
なる語を連想記憶装置５０００に書込む。

（３）分岐が成立せず、７００６でＰＩＣ，ＰＩＲ。

ＰＧＲＸ、ＰＧＲＢに対応する語が存在していた時：存在していた語を連想記憶装置より削除する。

なお、（１）の時で比較器５０１２の結果が不一致の時
と（２）の時と（３）の時には、命令ユニットで行って
いた先行制御は無効化される。

以とで実施例の構成・動作の説明を終わる。なお、第４
図、第５図、第６図には種々の制御を行うための装置、
制御線は示されていないが、これらは本発明の要旨と特
に関係はなく、また、それらは従来技術により容易に構
成可能なものなので省略した。

また、本実施例では、分岐先連想記憶の探索時の入力と
して、命令アドレス、命令語、ペース・レジスタの内容
、インデクス・レジスタの内容を用いる場合を示したが
、入力を制限した方法も考えられる。たとえば、命令ア
ドレスだけを入力とした方法や命令アドレス、命令語、
ベース・レジスタの内容、インデクス・レジスタの内容
のうちの任意のビット部分（たとえば高位ＩＢだけ又は
高位２Ｂ目から４ビツトだけ）を用いる方法がある。こ
れらの実施例は、本実施例で、分岐先連想記憶の入力（
ＰＩＣ，ＦＩＲ，ＰＧＲＸ、ＰＧ）ＬＢ信号線）のうち
、用いるビット部分だけを結線し、用いないビット部分
を結線しなければ良い。

次に本実施例の効果について第３図、第９図を用いて述
べる。

命令１．２を含む命令列が命令バッファレジスタＯに記
憶されているとする。

まず、命令１がアライナ６００４で取り出され、命令レ
ジスタ６０１４に記憶され、同時に命令２がプレアライ
ナ６００６で取り出され、プレ命令レジスタ６０１６に
記憶される。命令１に対しては、Ｄサイクルで解読が行
われ、命令２に対しては、ＰＤプサイルで前動作が開始
される。ＰＤプサイルで開始された前動作は引き続＜Ｐ
Ａプサイルでも行われ（発明の背景で述べたように、連
想記憶の読出しは２サイクルがかかる。）、ＰＡプサイ
ルの最後で分岐先連想記憶より読出された分岐先命令列
はＰＴＩ信号線に出力され、命令バッファ、レジスタ１
に記憶される。

分岐先命令列に含まれる命令３は次のサイクルに解読Ｃ
Ｄ）が行われる。

したがって、命令３は命令２より２サイクル遅れで解読
が開始される。これは従来技術（第１図）に比べ、１サ
イクル短縮化されている。

〔発明の効果〕

本発明によれば、分岐命令を解読する以前に、分岐先連
想記憶を検索するので、公知の技術よりも高速に分岐命
令を処理できる。

【図面の簡単な説明】

第１図は、公知技術による分岐命令の処理の流れ図であ
り、第２図は命令フォーマット図であり、第３図は命令
列の例であシ、第４図は実施例の全体図であり、第５図
は分岐先連想記憶の構成図であり、第６図は命令ユニッ
トの構成図であり、第７図と第８ａ図と第８ｂ図は実施
例の動作フロー図である。屏？１亀す冷之暢１りｒる會
書夕ＩＬ丁狗ミひ四ｔｍ、Ａ）。４０００・・・命令ユニット、４００４・・・分岐先連
想記憶、５ｏｏｏ・・・連想記憶装置、６０００．６０
０２・・・命令バッファレジスタ、６００６・・・プレ
アライナ、６０１６・・・プレ命令レジスタ。代理人　弁理士　高橋明夫、−８、゛・°：〈・・・・′ 第　１　口６金１　」−ノー」−Ｊ８ χ　２　図Ｙ３　図却３２ρρρ　Ｌ　≦　３１！７θ（ｌ、２）第　４．
図１　図Ｙ７　図 ’ｆ−、ｇα　図

Claims

【特許請求の範囲】１、命令列を先取して保持しておく命令バッファレジス
タを１つ以上有し、上記命令バッファレジスタより命令
を順次取出して命令ユニットで解読し、その解読結果に
従つて命令の実行を行うデータ処理装置において、上記分岐命令のアドレスとそれに対応する分岐先命令列
とを対にして記憶する記憶手段と、命令を上記命令ユニ
ットで解読するに先立つて、上記命令のアドレスにより
、上記記憶手段の分岐命令アドレスを検索し、両者が一
致する時、対応する分岐先命令列を上記命令ユニットに
送るように制御する制御手段と設けたことを特徴とする
データ処理装置。