JPH02250117A - 先行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は先行制御方式に関し、特に命令語を高速に処理
するために用いられるパイプライン制御方式を採用する
情報処理装置の先行制御方式に関するものである。

従来技術 パイプライン制御方式は命令語の各実行段階を別のサイ
クルに分担させ、順次命令の処理を行う方式である。命
令の実行サイクルは次の様に分けられる。すなわち、命
令の解読サイクル（Ｄサイクル）、メモリオペランドの
実効アドレス生成ザイクル（Ａサイクル）、メモリオペ
ランドの絶対アドレス生成サイクル（Ｔサイクル）、オ
ペランドデータの取出しサイクル（０サイクル）及び演
算の実行サイクル（Ｅサイクル）である。

この種のパイプライン制御においては、オペランドデー
タの内容をそのまま汎用レジスタまたはベースレジスタ
に格納する命令の実行かあった場合にのみ、Ｏサイクル
からＡサイクルへオペランドデータを転送するバイパス
機能が設けられている。

この様に、０サイクルからＡサイクルへのバイパス機能
を有するパイプライン制御方式では、第９図に示す様に
、命令１はオペランドアドレスの内容をそのまま汎用レ
ジスタまたはベースレジスタに格納する命令以外で、各
種のオペランドデータを汎用レジスタまたはベースレジ
スタに格納する命令であり、命令２は命令１によって変
更された汎用レジスタまたはベースレジスタの内容を使
用してメモリオペランドの実効アドレスを生成する命令
であるとしたとき、命令１のＥサイクルが終了して汎用
レジスタやベースレジスタの内容が確定するまで命令２
のＡサイクルは３サイクル待たねばならない。よって、
命令の処理に多大の待ち時間を必要とするという欠点が
ある。

発明の目的 そこで、本発明はこの様な従来技術の欠点を解消すべく
なされたものであって、その目的とするところは、命令
処理の待ち時間を減少せしめて処理時間の短縮を図るよ
うにしたパイプライン制御方式の情報処理装置の先行制
御方式を提供することにある。

発明の構成 本発明によれば、オペランドアドレスにより示される各
種オペランドデータを汎用レジスタやベスレジスタへ格
納する命令において、オペランドデータを格納する汎用
レジスタ番号やベースレジスタ番号と、後続する複数個
の命令のうち実効アドレス生成のために必要なレジスタ
のレジスタ番号とが一致する命令があったとき、オペラ
ンドデータを記憶装置からオペランドバッファレジスタ
に転送すると共に、実効アドレス生成のために必要なレ
ジスタへも転送するようにした先行制御方式において、
オペランドデータを記憶装置から実効アドレス生成のた
めに必要なレジスタへ転送する際に、各種オペランドデ
ータの任意のバイトを取出して符号波や上位ビットに零
拡張を行うための整列器を介して転送するようにしたこ
とを特徴とする先行制御方式か得られる。

実施例 以下に本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図は本発明の実施例のブロック図である。

図中において１はＩ　Ｒ（ｌｎｓｔｒａｃｔｉｏｎ　Ｒ
ｅｑｉｓｔｅｒ）であり、命令語が入るレジスタである
。２はＢ　ｌ？　／　ＧＲであり、ベースレジスタ（以
下ＢＲと略す）と汎用レジスタ（以下ＧＲと略す）のレ
ジスタファイルである。５はＢＲの内容が入るレジスタ
（■Ｂ）である。６はインデックスレジスタ（ＧＲの８
〜１５）の内容が入るレジスタ（ＩＸ）である。

６はＩＲＩのディスプレイスメントの部分が入るレジス
タ（ＩＤ）である。

８はＡ　Ａ　（Ａｄｄｒｅｓｓ　Ａｄｄｅｒ）であり、
Ｉ’Ｂ５．ＩＸ６　１Ｄ７によりメモリオペランドの実
効アドレスを生成する加算器である。９はＬＡＲ（Ｌｏ
ｇｉｃａｌ　Ａｄｄｒｅｓｓ　ｌ？ｅｑｉｓＬｅｒ）で
あり、ＡＡ８によって生成されたメモリオペランドの実
効アドレスを保持するレジスタである。

１０はＴ　Ｌ　Ｂ　（Ｔｒａｎｓｔａｔｉｏｎ　Ｌｏｏ
ｋａｓｉｄｃ　ｒ３ｕｆｆ’ｃｒ）であり、メモリオペ
ランドの実効アドレスを絶対アドレスに変換するバッフ
ァである。１１はＰＡ　Ｒ（Ｐｈｙｓｉｃａｌ　Ａｄｄ
ｒｅｓｓ　Ｒｅｑｉｓｔｅｒ）であり、ＴＬＢＩＯによ
って変換されたメモリオペランドの絶対アドレスを保持
するレジスタである。

１２はＯＢ　（Ｏｐｅｒａｎｄ　１３ｆｆ’ｒｅｒ）で
あり、オペランドデータが入っているバッファである。

１３はＯＢ　Ｒ（Ｏｐｅｒａｎｄ　Ｂｕｒｆｅｒ　Ｒｃ
ｑｉｓｔｃｒ）であり、オペランドデータを保持するレ
ジスタである。１４はＥ　Ｕ　（Ｅｘｅｃｕｔｉｏｎ　
Ｕｎｉｔ）であり、演算を実行するユニットである。

第１図を用いて処理の流れを説明すると、ＩＲｌに入っ
た命令語は、Ｄサイクルにおいて命令語の解読が行われ
る。メモリオペランドの実効アドレスを生成するために
必要なり′Ｒの番号は、ＩＲｌからの信号線１０３によ
って、またＧＲの番号は信号線１０４によって与えられ
、＋３１？／ＧＲ２から選出される。選出されたＢＲは
信号線１０６によって、１Ｂ５へ、ＧＲは信号線１０７
によってＩＸ６に夫々送られる。

ＩＤ７には信号線１０５によってＩＲＩのディスプレイ
スメント部分が入力される。ＩＤ５及びＩＸ６には上記
の入力以外に整列器３からの出力信号線１１９と、ＥＵ
１４からの出力信号線１１８とが共に入力され、制御回
路４からの信号線２０３によって、ＩＤ５が制御され、
信号線２０２によって、ＩＸ６が制御される。

制御回路４には、ＩＲＩからの信号線１０１による命令
語のオペレーションコードと、信号線１０２による命令
によって内容が変更されるＢＲ及びＧＲの番号と、信号
線１０３及び信号線１０４によるメモリオペランドの実
効アドレスを生成するために必要なりＲ及びＧＲの番号
と、ＴサイクルからのＬＡＲ９の下位３ビツトが信号線
１１３によって入力され、信号線２０１による整列器３
の制御信号と、信号線２０２及び信号線２０３によるＩ
Ｘ６及びＩＤ５の制御信号とが出力される。

Ａサイクルにおいて、信号線１０８によるＩＤ５と、信
号線１０９によるＩＸ６と、信号線１１０によるＩＤ７
とがＡＡ８において加算され、メモリオペランドの実効
アドレスが生成され、信号線１．１．１によってＬＡＲ
９に送られる。

Ｔサイクルにおいて、ＬＡＲ９は信号線１１２によって
Ｔ　Ｌ　Ｂ　］、　０に与えられ、メモリオペランドの
絶対アドレスが生成される。生成されたメモリオペラン
ドの絶対アドレスは信号線１１４によってＰＡＲｌ、１
に送られる。この時、ＬＡＲ９の下位３ビツトは信号線
１１３によって制御回路４に送られる。

０サイクルにおいて、ＰＡＲＩ］は信号線＋１５によっ
て８１２に与えられ、オペランドデータが取出される。

その際、取出されたオペランドデータは信号線１１Ｂに
よって０ＢＲ１３に転送されると共に、整列器３にも転
送される。整列器３は制御回路４からの制御信号線２０
１によって各種のオペランドデータを修飾し、信号線１
１９によって１Ｂ５及びＩＸ６に転送する。そのため、
０ザイクルで実行中の命令がオペランドアドレスが示す
各種のオペランドデータをＧＲまたはＢＲに格納する命
令（以下ＬＸタイプ命令）の場合、各種のオペランドデ
ータは制御回路４からの制御信号線２０■によって制御
されている整列器３によって修飾され、信号線１１９に
よってＩＤ５とＩＸ６に転送されているので、後続する
命令が、ＢＲ及びＧＲを使用してメモリオペランドの実
効アドレスを生成する命令（以下ＲＸタイプ命令）の場
合、ＬＸタイプ命令のＯサイクル終了の次のサイクルで
、ＲＸタイプ命令のＡサイクルの実行が可能となり、確
定待ちサイクルが減少される（第８図参照）。

Ｅサイクルにおいて、０ＢＲ１３の内容は信号線１１７
によってＥＵ１４に送られ、演算処理が実行される。得
られた結果は信号線１１８によって、格納するためにＢ
Ｒ／ＧＲ２に転送されると共に、ＩＤ５及びＩＸ６にバ
イパスされる。そのため、第７図に見られるように、命
令１がＬＸタイプの命令で、命令２と命令３が命令１に
よって変更された同一のＧＲまたはＢＲを使用するＲＸ
タイプの命令の場合、第７図（Ａ）はＥサイクルからの
バイパスが行なわれていない場合であり、命令３は命令
１のＥサイクル終了の次のサイクルで１３　Ｒ／　Ｇ　
Ｒ２にオペランドデータが書込まれるのを待たねばなら
ない。これに対し、第７図（Ｂ）はＥサイクルからのバ
イパスが行なわれている場合であり、命令１のＥサイク
ル終了の次のサイクルでＢＲ／ＧＲ２に結果が格納され
ると同時に、ＡサイクルのＩＤ５及びＩＸ６にも９結果
が転送されているので、後続する命令３は命令１のＥサ
イクル終了の次のサイクルからＡサイクルの実行が可能
となっている。

制御回路４を第２図を用いて説明する。図中において、
４１は信号線１０１によって送られる命令語のオペレー
ションコードを解読するデコーダである。デコーダ４１
からの出力信号線４０１はＤサイクルで実行されている
命令の整列器３に対する制御信号である。出力信号４０
４はＤサイクルで実行されている命令がＬＸタイプ以外
の命令て、ＧＲまたはＢＲの内容を変更する命令の場合
ＯＮになる。

出力信号４０５はＤサイクルで実行されている命令がＬ
Ｘタイプの時にＯＮとなる。出力信号４０６はＤサイク
ルで実行されている命令が変更するレジスタを示すもの
で、ＧＲが変更される場合には゛１”を出力し、ＢＲが
変更される場合には０″が出力される。

４２．４３．４４は各サイクルで実行されている命令の
整列器３に対する制御信号を保持するレジスタである。

特にレジスタ４４には、ＴサイクルからＬＡＲ９の下位
３ビツトが信号線１１３によってセットされる。４５，
４６．４７は各サイクルで実行されている命令が内容を
変更するＧＲまたはＢＲの番号を保持するレジスタであ
る。４８゜４９．５０は各サイクルで実行されている命
令が、内容を変更するのがＧＲであるかＢＲであるかを
示すフリップフロップである。

５１．５２．５３は各サイクルで実行されている命令が
ＬＸタイプであることを示すフリップフロップである。

特に５３はＯサイクル終了時点でＧＲまたはＢＲの内容
が確定していることを示す。

５４はＡサイクルで実行されている命令がＬＸ夕］］ イブ以外の命令で、ＧＲまたはＢＲの内容を変更する命
令、すなわちＥサイクル終了まで確定待ちが必要である
ことを示すフリップフロップである。

整列器３を制御する信号線２０１はデコーダ４１によっ
て得られる信号とＴサイクルからのＬＡＲ９の下位３ビ
ツトの信号線１１３とによって得られる。

ＩＢ５及びＩＸ６への人力を制御する信号線２０３及び
２０２は、一致検出回路５６によって、Ｏサイクルで実
行している命令がＬＸタイプであり、ＲＸタイプの命令
がＤサイクルにおいて確定待ちをしている場合に、０サ
イクルで実行しているＬＸタイプの命令によって変更さ
れるＧＲまたは、ＢＲが確定したことを検出し、ＩＢ５
またはＩＸ６に送られる。信号線２０３及び２０２は第
１図の整列器３を通した信号線１１９を、ＩＢ５または
ＩＸ６にセットし、同時に確定待ちの状態にあるＡサイ
クルに起動をかける。

オペランドデータ有効チエツク回路５５は、後続する命
令が同一のＧＲまたはＢＲの内容を変更する場合、最初
の命令ではＧＲまたはＢＲの内容がＯサイクルで確定し
ないことを検出し、０サイクル終了時点でＧＲまたはＢ
Ｒの内容が確定していることを示すフリップフロップ５
３をリセットする。

オペランドデータ有効チエツク回路５５を第３図を用い
て説明する。この図において、１０２，４０７゜４１１
は各サイクルで実行されている命令が内容を変更するＧ
ＲまたはＢＲの番号であり、４０６，４０８゜４１２は
各サイクルで実行されている命令が変更するレジスタを
示す信号線であり、４０４，４１０はＤサイクル及びＡ
サイクルで実行されている命令がＬＸタイプ以外の命令
で、ＧＲまたはＢＲの内容を変更することを示す信号線
であり、４０５，４０９．．４１３は各サイクルで実行
されている命令がＬＸタイプであることを示す信号線で
ある。

Ｔサイクルで実行されている命令と、Ａサイクルで実行
されている命令、すなわち、１サイクル後で実行されて
いる命令とが比較され、命令が変更しようとするＧＲま
たはＢＲが一致した場合に、信号線５０２と５０４はＯ
Ｎとなる。同様に、Ｔサイクルで実行されている命令と
、Ｄサイクルで実行されている命令、すなわち２サイク
ル後で実行される命令とが比較され、命令が変更しよう
とするＧＲまたはＢＲが一致した場合、信号線５０１　
と５０３はＯＮとなる。

信号線５０２と５０４がＯＮの状態の時に、信号線４０
９がＯＮならば、すなわち１ザイクル後に実行される命
令がＬＸタイプの命令で同一のＧＲまたはＢＲの内容を
変更するならば、信号線５０７の出力はＯＦＦとなる。

また、信号線５０２と５０４がＯＮの状態で信号線４１
（ｌがＯＮならば、すなわち１サイクル後に実行される
命令がＬＸタイプ以外の命令でＧＲまたはＢＲの内容を
変更する命令（Ｅサイクル終了まで確定待ちが必要な命
令）であり、Ｔサイクルで実行されている命令と同一の
ＧＲ，またはＢＲの内容を変更するならば、信号線５０
８の出力はＯＦＦとなる。

また、信号線５０１と５０３がＯＮであり、信号線４０
５がＯＮならば、すなわち２サイクル後に実行］４ される命令がＬＸタイプの命令で、Ｔサイクルで実行さ
れている命令と同一のＧＲまたはＢＲの内容を変更する
ならば、信号線５０５の出力はＯＦＦとなる。

また、信号線５０１と５０３がＯＮであり、信号線４０
４がＯＮならば、すなわち２サイクル後に実行される命
令がＬＸタイプ以外の命令てＧＲまたはＢＲの内容を変
更する命令（Ｅサイクル終了まで確定待ちが必要な命令
）であり、Ｔサイクルで実行されている命令と同一のＧ
ＲまたはＢＲの内容を変更するならば、信号線５０６の
出力はＯＦＦとなる。

信号線５０５，５０６，５０７，５０８の出力のうちい
づれかがＯＦＦである時、ＧＲ及びＢＲの内容はＴサイ
クルで実行されている命令ではＯサイクル終了時で確定
しないので、０サイクル終了時点てＧＲまたはＢＲの内
容が確定することを示す信号線４１６をＯＦＦにする。

信号線４１４はＴサイクルで実行されている命令が変更
するＧＲまたはＢＲの番号を示す信号線４１■が出力さ
れる。信号線４１５はＴサイクルで実行されている命令
が変更するレジスタがＧＲであるかＢＲであるかを示す
信号線４１２が出力される。

よってオペランドデータ有効チエツク回路は、Ｔサイク
ルで実行されている命令かＬＸタイプの命令であり、後
続する命令かＴサイクルで実行されている命令と同一の
ＧＲまたはＢＲの内容を変更しない場合、すなわち０サ
イクル終了時点て、ＧＲまたはＢＲの内容か確定する場
合を検出し、信号線４１６をＯＮにして、第２図におて
るフリップフロップ５３をセットする。

一致検出回路５６を第４図を用いて説明する。

−数構出回路は０サイクルで実行されているＬＸタイプ
の命令によって確定するＧＲまたはＢＲと、Ｄサイクル
で実行されているＲＸタイプの命令がメモリオペランド
の実効アドレスを生成するために必要なＧＲまたはＢＲ
とが一致したことを検出し、第１図におけるＩＢ５及び
ＩＸ６を制御する信号２０３及び２０２を出力するもの
である。

第４図において、０サイクルから、は、０ザイクルで実
行されている命令が変更するＧＲまたはＢＲの番号を示
す信号線４１７と、変更されるレジスタがＧＲであるか
ＢＲであるかを示す信号線４１８と、０サイクル終了時
点でＧＲまたはＢＲの内容が確定することを示す信号線
４１．９とが入力される。

また、ＤサイクルからはＤサイクルで実行されている命
令がメモリオペランドの実効アドレスを生成するために
必要なりＲの番号を示す信号線１０３と、メモリオペラ
ンドの実効アドレスを生成するために必要なＧＲの番号
を示す信号線１０４とが人力される。

ここで信号線１０４の上位１ビツト、すなわち１０４（
０：ｌ）はインデックスレジスタ（ＧＲ８〜１５）が使
用されることを示し、下位３ピッｌ−１０４（１，：３
）はその番号を示す。信号線６０１と６０２はＯサイク
ルで確定するレジスタがＢＲであり、メモリオペランド
の実効アドレス生成のために必要なりＲの番号と一致し
た時にＯＮとなる。信号線６０３と６０４はＯサイクル
で確定するレジスタがＧＲであり、メモリオペランドの
実効アドレス生成のために必要なＧＲ（インデックスレ
ジスタ）の番号と一致した時ＯＮとなる。

ＩＢ５への制御信号線２０３は０サイクルでＢＲまたは
ＧＲが確定することを示す信号線４１９と、確定するＢ
Ｒとメモリオペランドの実効アドレス生成のために必要
なりＲが一致したことを示す信号線６０１と６０２がと
もにＯＮの状態のときに、ＯＮとなる。同様にＩＸ６へ
の制御信号線２０２はＯサイクルでＢＲまたはＧＲが確
定することを示す信号線４１９と、確定するＧＲとメモ
リオペランドの実効アドレス生成のために必要なＧＲと
が一致したことを示す信号線６０３と６０４とがともに
ＯＮの状態のときにＯＮとなる。

すなわち、０サイクルで実行されている命令がＬＸタイ
プの命令であり、Ｏサイクル終了時でＧＲまたはＢＲの
内容が確定し、確定するＧＲまたはＢＲを使用するＲＸ
タイプの命令がＤサイクルで実行されている時に、信号
線２０３または２０２はＯＮとなる。この制御信号線２
０３と２０２はＩＢ５とＩＸ６の入力セレクト信号とな
り、第１図の整利器３の出力１１９を選択する。同時に
確定待ちをしているＡサイクル以降に起動をかける。

整列器３を第５図を用いて説明する。整列器３はＦ　Ａ
　Ｌ　Ｎ　（Ｆｉｒｓｔ　ＡＩｊｇｎｅｒ）３　］と、
Ｓ　Ａ　Ｌ　Ｎ　（Ｓａｃｏｎｄ　Ａｌｉｇｎｅｒ）３
２との２っで構成される。整列器３への入力はＯＢ　１
２から取出される８バイト単位のデータを送る信号線１
１６と、制御回路４からの制御信号２０１とがある。制
御信号２０１は上位３ピッｌ−２０１（０：３）がＦＡ
ＬＮ３１の制御に下位２ビツト２０１（３：２）が５Ａ
ＬＮ３２の制御に用いられる。ＦＡＬＮ３１では、０Ｂ
１２より入力される８バイト単位のデータのうち、実際
にデータとして使用する任意のバイト位置を取出すため
に、制御信号２０１（０・３）によって左づめで出力さ
れる。また取出すデータが８バイト単位をまたいて次の
８バイトにまたがる場合は、ＦＡＬＮ３１に次の８バイ
トが入力される。

ＦＡＬＮ３１は左づめされたデータを左端から４バイト
取出し、信号線３０１によって５ＡＬＮ３２に転送する
。５ＡＬＮ３２では、送られてきたデータを制御信号２
０１（３：２）によってＯサイクルで実行されている命
令が求める形式、すなわぢ符号拡張、零拡張などを行っ
て任意の形式にし、信号線１１９により第１図に示すＩ
Ｂ５及びＩＸ６に転送する。

この第２の整列回路３２においては、第１の整列回路３
］から信号線３０１により送られている４バイトのデー
タを、制御信号線２０１の下位２ビツトによってＯサイ
クルで実行されているＬＸタイプの命令が求める形式、
すなわち符号拡張、零拡張等を行って任意の形式とする
。整列回路３２は制御信号線２０１の下位２ピッＩ−（
３：２）によって第６図に示す４つのタイプの４バイト
データを形成する。

タイプ１では、第１の整列器３１から信号線３０１によ
り送られてくる４バイトのデータのうち、上位の１−バ
イトデータを有効とし、有効とする１バイトのデータ上
位に３バイトの零を拡張して合計４バイトのデータとす
る。

タイプ２では、信号線３０１から送られてくる４バイト
のデータのうち、上位１バイトのデータを有効とし、有
効とする１バイトのデータの最上位ビットにある符号ビ
ットと同じ値を（符号ビットが０ならば０、符号ビット
が１ならば１）有効とする１バイトのデータの上位３ビ
ツトの符号として拡張し、合計４バイトのデータとする
。

タイプ３では、信号線３０１から送られてくる４バイト
のデータのうち、上位２バイトのデータを有効とし、有
効とする２バイトの上位に２バイトの零を拡張して合計
４バイトのデータとする。

タイプ４では、信号線３０１からの４バイトのデータの
うち、上位２バイトのデータを有効とし、有効とする２
バイトのデータの最上位ビットにある符号ビットと同じ
値を、有効とする２バイトのデータの上位に２バイトの
符号として拡張して合計４バイトのデータとするのであ
る。

この第２の整列器３２により形成された４バイトのデー
タは、信号線１１９により第１図のＩＢ５及びＩＸ６へ
転送されることになる。

本発明を用いた場合、第８図に見られるようにＧＲまた
はＢＲを用いてメモリオペランドの実効アドレスを生成
するＲＸタイプの命令の直前で、ＲＸタイプの命令が使
用するＧＲまたはＢＲの内容を変更する命令が実行され
た時、その命令がオペランドアドレスが示す各種のオペ
ランドデータをＧＲまたはＢＲに格納するＬＸタイプの
命令であるならば、ＲＸタイプの命令は、ＬＸタイプの
命令のＥサイクル終了までＧＲまたはＢＲの確定待ちを
することなく、ＬＸタイプの命令のＯサイクル終了の次
のサイクルからＡサイクルの実行が可能となるため、従
来の装置の第９図の場合にくらべて１サイクル早く実行
できる。

発明の効果 斜上の如く、本発明によれば、ＬＸタイプの命令に続い
てＲＸタイプの命令が存在する場合、後続するＲＸタイ
プの命令はＬＸタイプの命令のＯサイクル終了の次のサ
イクルからＡサイクルの実行が可能となるために、それ
だけ処理速度か向上するという効果がある。

【図面の簡単な説明】 第１図は本発明の実施例のブロック図、第２図は制御回
路の具体例を示す図、第３図はオペランドデータ有効チ
エツク回路の具体例を示す図、第４図は一致検出回路の
具体例を示す図、第５図は整列器の具体例を示す図、第
６図は第２の整列器の処理の例を示す図、第７図及び第
８図は本発明の実施例のパイプライン処理の流れを示す
図、第９図は従来のパイプライン処理の流れを示す図で
ある。 主要部分の符号の説明 １・・・・・・命令レジスタ ２・・・・・ベース／汎用レジスタ ３・・・・・・整列器 ４・・・・・・制御回路 ５・・・・・・ベースレジスタ ６・・・・・・インデックスレジスタ ７・・・・・・ディスプレースメントレジスタ８・・・
・・・アドレスアダー １０・・・・・・ＴＬＢ　（アドレス変換バッファ）１
２・・・・・・オペランドバッファ ３］・・・・・第１の整列器 ３２・・・・第２の整列器 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）オペランドアドレスにより示される各種オペラン
   ドデータを汎用レジスタやベースレジスタへ格納する命
   令において、オペランドデータを格納する汎用レジスタ
   番号やベースレジスタ番号と、後続する複数個の命令の
   うち実効アドレス生成のために必要なレジスタのレジス
   タ番号とが一致する命令があったとき、オペランドデー
   タを記憶装置からオペランドバッファレジスタに転送す
   ると共に、実効アドレス生成のために必要なレジスタへ
   も転送するようにした先行制御方式において、オペラン
   ドデータを記憶装置から実効アドレス生成のために必要
   なレジスタへ転送する際に、各種オペランドデータの任
   意のバイトを取出して符号拡張や上位ビットに零拡張を
   行うための整列器を介して転送するようにしたことを特
   徴とする先行制御方式。