TWI493449B - 用於使用遮罩以執行向量緊縮一元解碼的系統、裝置及方法 - Google Patents

用於使用遮罩以執行向量緊縮一元解碼的系統、裝置及方法 Download PDF

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TWI493449B TW101146689A TW101146689A TWI493449B TW I493449 B TWI493449 B TW I493449B TW 101146689 A TW101146689 A TW 101146689A TW 101146689 A TW101146689 A TW 101146689A TW I493449 B TWI493449 B TW I493449B
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Description

用於使用遮罩以執行向量緊縮一元解碼的系統、裝置及方法 發明領域
本發明領域大體而言係關於電腦處理器架構，且更具體言之，係關於在執行時產生一特定結果之指令。
 發明背景
指令集或指令集架構(ISA)為電腦架構之與程式設計有關的部分，且可包括原生資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處理，以及外部輸入及輸出(I/O)。指令一詞在本文中大體係指巨集指令，亦即，提供至處理器(或轉譯(例如，使用靜態二進位轉譯、動態二進位轉譯，包括動態編譯)、變形、模擬或以其他方式將指令轉換為將由處理器處理之一或多個其他指令的指令轉換器)以供執行的指令，其與微指令或微作業(micro-op)相對，微指令或微作業為處理器之解碼器對巨集指令進行解碼之結果。
ISA與微架構相區分，微架構為實行指令集之處 理器的內部設計。具有不同微架構之處理器可共用共同指令集。例如，Intel®奔騰4(Pentium 4)處理器、Intel® CoreTM 處理器與購自Advanced Micro Devices公司(Sunnyvale CA)之處理器實行幾乎相同的X86指令集版本(具有已被添加較新版本的一些擴充)，但具有不同的內部設計。例如，可使用熟知技術在不同微架構中以不同方式實行ISA之相同暫存器架構，該等技術包括專用實體暫存器、一或多個使用暫存器重新命名機制(例如，使用暫存器別名表(RAT)、重排緩衝器(ROB)及收回暫存器檔案；使用多個暫存器對映表及一暫存器集區)動態分配之實體暫存器，等等。除非另外指出，否則片語「暫存器架構」、「暫存器檔案」及「暫存器」在本文中用來代表軟體/程式設計師可見之暫存器架構、暫存器檔案及暫存器以及指令指定暫存器之方式。在需要明確性的情況下，形容詞「邏輯的」、「架構的」或「軟體可見的」將用來指示處於暫存器架構中之暫存器/檔案，而不同形容詞可用來指明處於給定微架構中之暫存器(例如，實體暫存器、重排暫存器、收回暫存器、暫存器集區)。
指令集包括一或多個指令格式。給定指令格式界定各種欄位(位元數目、位元位置)來尤其指定將執行的運算(運算碼)及將被執行該運算的運算元。一些指令格式藉由定義指令模板(或子格式)而進一步分解。例如，給定指令格式之指令模板可經定義而具有指令格式之欄位的不同子集(所包括之欄位通常處於相同次序，但至少一些具有不同位 元位置，此係因為包括較少欄位)及/或經定義而具有以不同方式解譯之給定欄位。因此，ISA之每一指令係使用給定指令格式(且若定義，則在該指令格式之指令模板中的給定一者中)來表達，且包括用於指定運算及運算元之欄位。例如，示範性ADD指令具有特定運算碼及指令格式，該指令格式包括用來指定該運算碼之運算碼欄位及用來選擇運算元之運算元欄位(來源1/目的地及來源2)；且此ADD指令在一指令流中之出現將在選擇特定運算元之運算元欄位中具有特定內容。
科學、金融、自動向量化一般目的、RMS(辨識、採擷及合成)以及視覺及多媒體應用(例如，2D/3D圖形、影像處理、視訊壓縮/解壓縮、語音辨識演算法及音訊調處)常常需要對大量資料項執行相同操作(稱為「資料平行處理」)。單指令多資料(SIMD)係指使得處理器對多個資料項執行一操作之一種類型的指令。SIMD技術尤其適合於在邏輯上可將暫存器中之位元劃分為數個固定大小資料元素之處理器，該等資料元素中之每一者表示一分開的值。例如，256位元暫存器中之位元可作為以下各者而被指定為將被操作之源運算元：四個分開的64位元緊縮資料元素(四字組(Q)大小資料元素)、八個分開的32位元緊縮資料元素(雙字組(D)資料元素)、16個分開的16位元緊縮資料元素(字組(W)大小資料元素)，或32個分開的8位元資料元素(位元組(B)大小資料元素)。此類型的資料稱為緊縮資料類型或向量資料類型，且此資料類型之運算元稱為緊縮資料運算元或向 量運算元。換言之，緊縮資料項或向量係指一序列緊縮資料元素，且緊縮資料運算元或向量運算元為SIMD指令(亦稱為緊縮資料指令或向量指令)之源運算元或目的地運算元。
以實例說明，一種類型的SIMD指令指定將以垂直方式對兩個源向量運算元執行單一向量操作，以生成具有相同大小、具有相同數目個資料元素且處於相同資料元素次序的目的地向量運算元(亦稱為結果向量運算元)。源向量運算元中之資料元素稱為源資料元素，而目的地向量運算元中之資料元素稱為目的地資料元素或結果資料元素。此等源向量運算元具有相同大小且含有具有相同寬度的資料元素，且因此其含有相同數目個資料元素。在兩個源向量運算元中處於相同位元位置的源資料元素形成資料元素對(亦稱為對應資料元素；亦即，每一源運算元之資料元素位置0中的資料元素相對應，每一源運算元之資料元素位置1中的資料元素相對應，依此類推)。由該SIMD指令指定之操作對於源資料元素之此等對中的每一者分開執行，以生成匹配數目個結果資料元素，且因此每一對資料元素具有一對應結果資料元素。由於該操作為垂直的且由於結果向量運算元為相同大小、具有相同數目個資料元素，且結果資料元素係以與源向量運算元相同之資料元素次序儲存，因此結果資料元素在結果向量運算元中處於與其在源向量運算元中之對應源資料元素對相同的位元位置。除了此示範性類型的SIMD指令之外，亦存在多種其他類型的SIMD 指令(例如，具有僅一個或具有兩個以上源向量運算元、以水平方式操作、生成具有不同大小的結果向量運算元、具有不同大小的資料元素，及/或具有不同資料元素次序)。應理解，目的地向量運算元(或目的地運算元)一詞係定義為執行由一指令指定之運算的直接結果，包括將該目的地運算元儲存於一位置(不管其為暫存器還是由該指令指定之記憶體位置)，以使得其可由另一指令作為源運算元而存取(藉由由該另一指令指定相同位置)。
諸如由具有一指令集(包括X86、MMXTM 、串流式SIMD擴充(SSE)、SSE2、SSE3、SSE4.1，及SSE4.2指令)之處理器使用的SIMD技術之SIMD技術已實現應用效能之顯著改良。被稱為高級向量擴充(AVX)(AVX1及AVX2)且使用向量擴充(VEX)編碼方案之一組額外SIMD擴充已被發佈及/或公開(例如，見Intel® 64及IA-32架構軟體開發人員手冊(Intel® 64 and IA-32 Architectures Software Developers Manual)，2011年10月；且見Intel®高級向量擴充程式設計參考(Intel® Advanced Vector Extensions Programming Reference)，2011年6月)。
一元編碼在壓縮算法中極為常見，且用於例如在一些搜尋引擎中對符號長度進行編碼，因為一元編碼較易於解碼。不再儲存每一值，而是可儲存該值與先前資料集之間的差別。因而，如下對每一值進行編碼：0->1
1->10
2->100
3->1000
依據本發明之一實施例，係特地提出一種響應於一個使用遮罩之單一向量緊縮一元解碼指令而在一電腦處理器中使用遮罩來執行向量緊縮一元值解碼的方法，該使用遮罩之單一向量緊縮一元解碼指令包括一目的地向量暫存器運算元、一源寫入遮罩暫存器運算元及一運算碼，該方法包含下列步驟：執行該使用遮罩之單一向量緊縮一元解碼指令以判定並解碼儲存於該源寫入遮罩暫存器中之該等一元編碼值；及將每個經判定並解碼之一元編碼值儲存於該目的地暫存器之緊縮資料元件位置中作為緊縮資料元件，該等緊縮資料元件位置對應於該等一元編碼值在該源寫入遮罩暫存器中之位置。
101‧‧‧源寫入遮罩暫存器
103‧‧‧目的地向量暫存器
201~209‧‧‧方法
301~311‧‧‧步驟
602‧‧‧VEX前綴
605‧‧‧REX欄位
615‧‧‧運算碼對映欄位
620‧‧‧VEX.vvvv
625‧‧‧前綴編碼欄位
630‧‧‧實際運算碼欄位
640‧‧‧Mod R/M位元組
642‧‧‧MOD欄位
644‧‧‧Reg欄位
646‧‧‧R/M欄位
650‧‧‧SIB位元組
652‧‧‧SS
654‧‧‧SIB.xxx
656‧‧‧SIB.bbb
662、762A‧‧‧位移欄位
664‧‧‧W欄位
668‧‧‧VEX.L
672‧‧‧IMM8
674‧‧‧完整的運算碼欄位
700‧‧‧通用向量友好指令格式
705‧‧‧無記憶體存取
710‧‧‧無記憶體存取全捨位控制類型操作
712‧‧‧無記憶體存取寫入遮罩控制部分捨位控制類型操作
715‧‧‧無記憶體存取資料變換類型操作
717‧‧‧無記憶體存取寫入遮罩控制向量大小類型操作
720‧‧‧記憶體存取
725‧‧‧記憶體存取暫態
727‧‧‧記憶體存取寫入遮罩控制
730‧‧‧記憶體存取非暫態
740‧‧‧格式欄位
742‧‧‧基本操作欄位
744‧‧‧暫存器索引欄位
746‧‧‧修飾符欄位
750‧‧‧擴增操作欄位
752‧‧‧α欄位
752A‧‧‧RS欄位
752A.1‧‧‧捨位
752A.2‧‧‧資料變換
752B‧‧‧逐出提示欄位
752B.1‧‧‧暫態
752B.2‧‧‧非暫態
752C‧‧‧寫入遮罩控制(Z)欄位
754‧‧‧β欄位
754A‧‧‧捨位控制欄位
754B‧‧‧資料變換欄位
754C‧‧‧資料調處欄位
756‧‧‧抑制全部浮點異常(SAE)欄位
757A‧‧‧RL欄位
757A.1‧‧‧捨位
757A.2‧‧‧向量大小(VSIZE)
757B‧‧‧廣播欄位
758、759A‧‧‧捨位操作欄位
759B‧‧‧向量長度欄位
760‧‧‧比例欄位
762B‧‧‧位移因數欄位
764‧‧‧資料元件寬度欄位
768‧‧‧類別(U)欄位
768A‧‧‧類別A
768B‧‧‧類別B
770‧‧‧寫入遮罩欄位
772‧‧‧即時運算欄位
774‧‧‧完整的運算碼欄位
800‧‧‧特定向量友好指令格式
802‧‧‧EVEX前綴
805‧‧‧REX欄位
810‧‧‧REX’欄位
815‧‧‧運算碼對映欄位
820‧‧‧VVVV欄位
825‧‧‧前綴編碼欄位
830‧‧‧實際運算碼欄位
840‧‧‧MOD R/M欄位
842‧‧‧MOD欄位
844‧‧‧MODR/M.reg欄位
846‧‧‧MODR/M.r/m欄位
854‧‧‧xxx欄位
856‧‧‧bbb欄位
900‧‧‧暫存器架構
910‧‧‧向量暫存器
915‧‧‧寫入遮罩暫存器
925‧‧‧通用暫存器
945‧‧‧純量浮點堆疊暫存器檔案(x87堆疊)
950‧‧‧MMX緊縮整數扁平暫存器檔案
1000‧‧‧管線
1002‧‧‧擷取階段
1004‧‧‧長度解碼階段
1006‧‧‧解碼階段
1008‧‧‧分配階段
1010‧‧‧重新命名階段
1012‧‧‧排程階段
1014‧‧‧暫存器讀取/記憶體讀取階段
1016‧‧‧執行階段
1018‧‧‧回寫/記憶體寫入階段
1022‧‧‧異常處置階段
1024‧‧‧提交階段
1030‧‧‧前端單元
1032‧‧‧分支預測單元
1034‧‧‧指令快取記憶體單元
1036‧‧‧指令轉譯後備緩衝器(TLB)
1038‧‧‧指令擷取單元
1040‧‧‧解碼單元(或解碼器)
1050‧‧‧執行引擎單元
1052‧‧‧重新命名/分配器單元
1054‧‧‧收回邏輯
1056‧‧‧排程器單元
1058‧‧‧實體暫存器檔案單元
1060‧‧‧執行叢集
1062‧‧‧執行單元
1064‧‧‧記憶體存取單元
1070‧‧‧記憶體單元
1072‧‧‧資料TLB單元
1074‧‧‧資料快取記憶體單元
1076‧‧‧階層2(L2)快取記憶體單元
1090‧‧‧處理器核心
1100‧‧‧指令解碼器
1102‧‧‧晶粒上互連網路
1104‧‧‧階層2(L2)快取記憶體
1106‧‧‧階層1(L1)快取記憶體
1106A‧‧‧L1資料快取記憶體
1108‧‧‧純量單元
1110‧‧‧向量單元
1112‧‧‧純量暫存器
1114‧‧‧向量暫存器
1120‧‧‧拌和單元
1122A、1122B‧‧‧數字轉換單元
1124‧‧‧複製單元
1126‧‧‧寫入遮罩暫存器
1128‧‧‧ALU
1202A~1202N‧‧‧核心
1206‧‧‧共用快取記憶體單元
1208‧‧‧整合型圖形邏輯
1210‧‧‧系統代理單元
1212‧‧‧基於環形之互連單元
1214‧‧‧整合型記憶體控制器單元
1216‧‧‧匯流排控制器單元
1300‧‧‧系統
1310、1315、1200、1470‧‧‧處理器
1320‧‧‧控制器集線器
1340、1432、1434‧‧‧記憶體
1345、1438、1620‧‧‧共處理器
1350‧‧‧輸入/輸出集線器(IOH)
1360‧‧‧輸入/輸出(I/O)裝置
1390‧‧‧圖形記憶體控制器集線器(GMCH)
1395‧‧‧連接
1400‧‧‧第一示範性系統
1414‧‧‧輸入/輸出裝置
1415‧‧‧額外處理器
1416‧‧‧第一匯流排
1418‧‧‧匯流排橋接器
1420‧‧‧第二匯流排
1422‧‧‧鍵盤及/或滑鼠
1424‧‧‧音訊I/O
1427‧‧‧通訊裝置
1428‧‧‧儲存單元
1430‧‧‧指令/碼及資料
1439‧‧‧高效能介面
1450‧‧‧點對點(P-P)介面
1452、1454、1486、1488‧‧‧P-P介面
1472‧‧‧IMC
1476、1478‧‧‧點對點(P-P)介面
1480‧‧‧處理器
1482‧‧‧IMC
1490‧‧‧晶片組
1492‧‧‧I/F
1494、1498‧‧‧點對點介面電路
1496‧‧‧介面
1500‧‧‧第二示範性系統
1514‧‧‧輸入/輸出裝置
1515‧‧‧舊式輸入/輸出裝置
1600‧‧‧SoC
1602‧‧‧互連單元
1610‧‧‧應用處理器
1630‧‧‧靜態隨機存取記憶體(SRAM)單元
1632‧‧‧直接記憶體存取(DMA) 單元
1640‧‧‧顯示單元
1702‧‧‧高階語言
1704‧‧‧X86編譯器
1706‧‧‧X86二進位碼
1708‧‧‧替代指令集編譯器
1710‧‧‧替代指令集二進位碼
1712‧‧‧指令轉換器
1714‧‧‧不具有X86指令集核心之處理器
1716‧‧‧具有至少一X86指令集核心之處理器
本發明藉由隨附圖式之諸圖中之實例而例示且並非限制，其中相同參考數字指示相同元件。
圖1 例示出用於VPUNARYDECODE之示範性指令之操作的示範性示例。
圖2 例示出在處理器中使用VPUNARYDECODE指令之實施例。
圖3 例示出用於處理VPUNARYDECODE指令之方法之實施例。
圖4 例示出執行VPUNARYDECODE之方法之示 範性偽碼。
圖5 例示出根據本發明之一實施例之一位有效位元向量寫入遮罩元件之數目與向量大小及資料元件大小之間的關聯。
圖6A 例示出一示範性AVX指令格式。
圖6B 例示出圖6A之哪些欄位組成完整的運算碼欄位及基本操作欄位。
圖6C 例示出圖6A之哪些欄位組成暫存器索引欄位。
圖7A至圖7B 為例示出根據本發明之實施例之通用向量友好指令格式及其指令模板的方塊圖。
圖8A至圖8D 為例示出根據本發明之實施例之示範性特定向量友好指令格式的方塊圖。
圖9 為根據本發明之一實施例的暫存器架構之方塊圖。
圖10A 為例示出根據本發明之實施例之示範性循序管線及示範性暫存器重新命名、亂序發佈/執行管線的方塊圖。
圖10B 為例示出根據本發明之實施例之將要包括於一處理器中之循序架構核心之一示範性實施例及一示範性暫存器重新命名亂序發佈/執行架構核心的方塊圖。
圖11A至圖11B 例示出一更特定示範性循序核心架構之方塊圖，該核心將為晶片中之若干邏輯方塊(包括相同類型及/或不同類型之其他核心)中之一者。
圖12 為根據本發明之實施例之一處理器之方塊圖，該處理器可具有一個以上核心、可具有一整合型記憶體控制器，並且可具有整合型圖形裝置。
圖13 為根據本發明之一實施例之示範性系統的方塊圖。
圖14 為根據本發明之一實施例之第一更特定示範性系統的方塊圖。
圖15 為根據本發明之一實施例之第二更特定示範性系統的方塊圖。
圖16 為根據本發明之一實施例之SoC的方塊圖。
圖17 為根據本發明之實施例的對比一軟體指令轉換器之使用的方塊圖，該軟體指令轉換器用來將源指令集形式之二進位指令轉換成目標指令集形式之二進位指令。
 詳細說明
在以下描述中，闡述眾多具體細節。然而，應理解，可在無此等具體細節之情況下實踐本發明之實施例。在其他實例中，尚未詳細展示熟知電路、結構及技術以不致混淆對此描述之理解。
說明書中所參考之「一實施例」、「實施例」、「實例實施例」等指示所描述之實施例可能包括特定特徵、結構或特性，但每一實施例可不必包括該特定特徵、結構或特性。此外，該等詞語不必代表相同實施例。另外，在描 述與一實施例有關之特定特徵、結構或特性時，認為無論是否明確描述，對與其他實施例有關之此特徵、結構或特性的影響係在本領域技術人員之知識範圍。
概述
在以下描述中，在描述指令集架構中之此特定指令的操作之前，可能需要解釋一些術語。其中一詞稱為「寫入遮罩暫存器」，其一般而言用來確定一運算元以有條件地控制逐個元件計算操作(在下文，亦可使用遮罩暫存器一詞，且其代表諸如下文論述之「k」暫存器之寫入遮罩暫存器)。如下文所使用，寫入遮罩暫存器儲存多個位元(16、32、64等)，其中寫入遮罩暫存器之每一有效位元在SIMD處理期間調處一向量暫存器之緊縮資料元件的操作/更新。通常有一個以上之寫入遮罩暫存器可供處理器核心使用。
指令集架構包括至少一些SIMD指令，該等SIMD指令指定向量操作並且具有用來自此等向量暫存器中選擇源暫存器及/或目的地暫存器之欄位(一示範性SIMD指令可指定將要對該等向量暫存器中之一或多者之內容執行的向量操作，且該向量操作之結果將儲存於向量暫存器中之一者中)。本發明之不同實施例可具有不同大小之向量暫存器，且支援更大/更小/不同大小之資料元件。
由SIMD指令指定之多位元資料元件之大小(例如，位元組、字、雙字、四字組)決定了向量暫存器內「資料元件位置」之位元位置，而向量運算元之大小決定了資料元件之數目。緊縮資料元件代表儲存在特定位置處之資 料。換言之，根據目的地運算元中資料元件之大小以及目的地運算元之大小(目的地運算元中之位元總數目)(或換種方式，根據目的地運算元之大小及目的地運算元內資料元件之數目)，所得向量運算元內多位元資料元件位置之位元位置發生改變(例如，若所得向量運算元之目的地為向量暫存器，則目的地向量暫存器內多位元資料元件位置之位元位置發生改變)。例如，在對32位元資料元件進行之向量操作(資料元件位置0佔據位元位置31：0，資料元件位置1佔據位元位置63：32，等等)與對64位元資料元件進行之向量操作(資料元件位置0佔據位元位置63：0，資料元件位置1佔據位元位置127：64，等等)之間，多位元資料元件之位元位置不同。
另外，如圖5中所展示，根據本發明之一實施例，一位有效位元向量寫入遮罩元件之數目與向量大小及資料元件大小之間存在關聯。展示了128位元、256位元及512位元之向量大小，但其他寬度亦係可能的。考慮8位元之位元組(B)、16位元之字(W)、32位元之雙字(D)或單倍精度浮點，及64位元之四字組(Q)或雙倍精度浮點，但其他寬度亦係可能的。如所展示，若向量大小為128位元，當向量之資料元件大小為8位元時，可使用16位元來用於遮蔽；當向量之資料元件大小為16位元時，可使用8位元來用於遮蔽；當向量之資料元件大小為32位元時，可使用4位元來用於遮蔽；且當向量之資料元件大小為64位元時，可使用2位元來用於遮蔽。若向量大小為256位元，當緊縮資料元件寬度為 8位元時，可使用32位元來用於遮蔽；當向量之資料元件大小為16位元時，可使用16位元來用於遮蔽；當向量之資料元件大小為32位元時，可使用8位元來用於遮蔽；且當向量之資料元件大小為64位元時，可使用4位元來用於遮蔽。若向量大小為512位元，當向量之資料元件大小為8位元時，可使用64位元來用於遮罩；當向量之資料元件大小為16位元時，可使用32位元來用於遮罩；當向量之資料元件大小為32位元時，可使用16位元來用於遮罩；且當向量之資料元件大小為64位元時，可使用8位元來用於遮罩。
根據向量大小及資料元件大小之組合，可使用全部64位元，抑或僅64位元之一子集來作為寫入遮罩。一般而言，當使用單一逐個元件遮蔽控制位元時，向量寫入遮罩暫存器中用於遮蔽之位元(有效位元)的數目等於向量之位元大小除以向量之資料元件的位元大小。
如上文所述，寫入遮罩暫存器含有遮罩位元，該等遮罩位元對應於向量暫存器(或記憶體位置)中之元件且追蹤應當對其執行操作之元件。為此，對於向量暫存器，需要具有共同操作來對此等遮罩位元重複地進行類似行為，並且一般而言允許調整寫入遮罩暫存器內之此等遮罩位元。
以下為一般地稱為向量緊縮一元解碼(「VPUNARYDECODE」)指令之指令的實施例，及可用來執行此指令之系統、架構、指令格式等的實施例，該指令在若干不同方面有益。執行VPUNARYDECODE使得基於源 寫入遮罩暫存器之內容而收集一元碼值儲存在目的地向量暫存器中。
圖1例示出用於VPUNARYDECODE之示範性指令之操作的示範性示例。在所例示之實例中，源寫入遮罩暫存器101之大小為16位元，且對七個一元編碼值進行編碼。第一一元編碼值位於兩個最低有效位元(SRC[1：0])中。此值「10」為「1」之一元編碼。下一一元編碼值在SRC[3：2]中，且亦為「10」。本質上，遮罩暫存器中之一元編碼的邊界為「1」尾隨零個或更多個「0」值。
此指令之執行使每一一元編碼值儲存於目的地向量暫存器103之資料元件位置中。位於SRC[1：0]中之最低有效一元編碼值作為解碼值儲存於目標暫存器(DST[0])之最低有效緊縮資料元件位置中。位於SRC[3：2]中之下一最低有效一元編碼值作為解碼值儲存於目標暫存器(DST[1])之最低有效緊縮資料元件位置中。相應地儲存全部值。
在來源(SRC[15])之位元位置15中，值為「0」，然而，由於不存在比其更有效之值「1」，因此不存在一元編碼值。
對於未儲存一元解碼值之緊縮資料元件位置，通常將其全部寫為「1」，然而可使用其他慣例(全部「0」等)來指示未儲存一元解碼值。
示範性格式
此指令之一示範性格式為「VPUNARYDECODE R1,K1」，其中運算元K1為寫入遮罩暫存器，且R1為向量暫 存器(諸如，128位元、256位元、512位元暫存器，等等)，且VPUNARYDECODE為指令之運算碼。K1為源運算元，且R1為目的地運算元。可諸如藉由使用對資料粒度位元之指示而在指令之「前綴」中界定資料元件之大小。在大多數實施例中，此位元將指示每一資料元件為32位元抑或64位元，但可使用其他變化。在一些實施例中，源運算元並非暫存器，而是記憶體位置。
示範性執行方法
圖2例示出在處理器中使用VPUNARYDECODE指令之實施例。在201處擷取一VPUNARYDECODE指令，其具有源寫入遮罩暫存器運算元及目的地向量暫存器運算元。
在203處藉由解碼邏輯對該VPUNARYDECODE指令進行解碼。根據指令之格式，可在此階段解譯各種資料，諸如是否存在資料變換、寫入及擷取哪些暫存器、存取哪些記憶體位址，等等。
在207處，藉由諸如一或多個功能單元之執行資源來執行VPUNARYDECODE指令(或包含此指令之操作，諸如微操作)，以判定並解碼儲存於源遮罩暫存器中之一元編碼值。
在209處，將經解碼之一元值儲存在目的地暫存器之對應緊縮資料元件位置中的緊縮資料元件中。雖然已分開例示207及209，但在一些實施例中，將其一起執行作為指令執行過程之一部分。例如，將最低有效解碼一元值 儲存在目的地向量暫存器之最低有效緊縮資料元件位置中。
雖然上文已在一種類型之執行環境中進行例示，但上文易於修改以適應其他環境，諸如詳細描述之循序及亂序環境。
圖3例示出用於處理VPUNARYDECODE指令之方法之實施例。在此實施例中，假定操作201至205中之一些(若非全部)之前已執行但並未展示，以不致混淆下文呈現之細節。例如，未展示擷取及解碼過程，亦未展示運算元檢索過程。
在301處，判定源遮罩暫存器之最低有效位元是否為「0」。在309處，若判定此位元為「0」，則判定源遮罩暫存器之下一最低有效位元是否為「0」，並且對先前之「0」之數目進行計數直至發現「1」為止。
若在309抑或301處值為「1」，則解碼緊縮一元值為先前零值之數目，如在303處所判定。如在305處所揭示，可將此值儲存在目的地暫存器之未用最低有效緊縮資料元件中，其中解碼值為先前零值之數目。在其他實施例中，一次全部寫入目的地暫存器。
在307處，判定是否已評估源遮罩暫存器之全部位元。若否，則重複步驟303。
根據該實施例，若已評估全部位元值，則若目的地暫存器之全部緊縮資料元件位置已被寫入，則該方法可完成。然而，在一些實施例中，若存在一些未用(未被寫入) 之緊縮資料元件位置，則將一預設值寫入全部此等未用緊縮資料元件位置。例如，可將全「1」或全「0」寫入此等未用緊縮資料元件位置中之每一者。
圖4例示出執行VPUNARYDECODE之方法之示範性偽碼。
圖4例示出用於執行此指令之偽碼。
示範性指令格式
本文中所描述該(等)指令之實施例可體現為不同格式。例如，本文中描述之指令可體現為VEX、通用向量友好格式，或其他格式。下文論述VEX及通用向量友好格式之細節。另外，下文詳述示範性系統、架構及管線。指令之實施例可在此種系統、架構及管線上執行，但不限於所詳述之該等系統、架構及管線。
VEX指令格式
VEX編碼允許指令具有兩個以上之運算元，且允許SIMD向量暫存器比128位元更長。使用VEX前綴提供了三個(或更多)運算元之語法。例如，先前之兩個運算元指令執行諸如A=A+B之運算，其重寫源運算元。使用VEX前綴使得運算元能夠執行諸如A=B+C之非破壞性運算。
圖6A 例示出一示範性AVX指令格式，其包括VEX前綴602、實際運算碼欄位630、Mod R/M位元組640、SIB位元組650、位移欄位662及IMM8 672。圖6B 例示出圖6A之哪些欄位組成完整的運算碼欄位674及基本操作欄位642。圖6C 例示出圖6A之哪些欄位組成暫存器索引欄位 644。
VEX前綴(位元組0-2)602以三個位元組之形式編碼。第一位元組為格式欄位640(VEX位元組0，位元[7：0])，其含有顯式C4位元組值(用於辨別C4指令格式之唯一值)。第二及第三位元組(VEX位元組1-2)包括若干位元欄位，其提供特定能力。具體來說，REX欄位605(VEX位元組1，位元[7-5])由VEX.R位元欄位(VEX位元組1，位元[7]-R)、VEX.X位元欄位(VEX位元組1，位元[6]-X)及VEX.B位元欄位(VEX位元組1，位元[5]-B)組成。指令之其他欄位以本領域已知之方式對暫存器索引之較低三個位元進行編碼(rrr、xxx及bbb)，以使得可藉由將VEX.R、VEX.X及VEX.B相加而形成Rrrr、Xxxx及Bbbb。運算碼對映欄位615(VEX位元組1，位元[4：0]-mmmmm)包括用於對隱式前導運算碼位元組進行編碼之內容。W欄位664(VEX位元組2，位元[7]-W)由記法VEX.W表示，且根據指令提供不同功能。VEX.vvvv 620(VEX位元組2，位元[6：3]-vvvv)之作用可包括以下：1)VEX.vvvv對第一源暫存器運算元進行編碼，經指定呈倒逆(以1補足)形式，且對於具有2個或更多源運算元之指令有效；2)VEX.vvvv對目的地暫存器運算元進行編碼，經指定對於某些向量移位呈以1補足之形式；或3)VEX.vvvv並不對任何運算元進行編碼，欄位保留，且應含有1111b。若VEX.L 668大小欄位(VEX位元組2，位元[2]-L)=0，其指示128位元之向量；若VEX.L=1，其指示256位元之向量。前綴編碼欄位625(VEX位元組2，位元[1：0]-pp)提供用於基 本操作欄位之額外位元。
亦已知實際運算碼欄位630(位元組3)為運算碼位元組。該運算碼之部分被指定在此欄位中。
MOD R/M欄位640(位元組4)包括MOD欄位642(位元[7-6])、Reg欄位644(位元[5-3])及R/M欄位646(位元[2-0])。Reg欄位644之作用可包括以下：對目的地暫存器運算元抑或源暫存器運算元(Rrrr之rrr)進行編碼，或作為運算碼擴增來處理且不用來對任何指令運算元進行編碼。R/M欄位646之作用可包括以下：對參考一記憶體位址之指令運算元進行編碼，或對目的地暫存器運算元抑或源暫存器運算元進行編碼。
比例、索引、基址(Scale、Index、Base，SIB)-比例欄位650(位元組5)之內容包括SS 652(位元[7-6])，其用於記憶體位址產生。先前已關於暫存器索引Xxxx及Bbbb而引用了SIB.xxx 654(位元[5-3])及SIB.bbb 656(位元[2-0])之內容。
位移欄位662及即時運算欄位(IMM8)672含有位址資料。
通用向量友好指令格式
向量友好指令格式為適合於向量指令之指令格式(存在專門用於向量操作之某些欄位)。儘管描述了經由向量友好指令格式支援向量及純量操作兩者之實施例，但替代實施例僅使用向量來操作向量友好指令格式。
圖7A至圖7B 為例示出根據本發明之實施例的通 用向量友好指令格式及其指令模板的方塊圖。圖7A為例示出根據本發明之實施例的通用向量友好指令格式及其類別A指令模板的方塊圖；而圖7B為例示出根據本發明之實施例的通用向量友好指令格式及其類別B指令模板的方塊圖。具體言之，針對通用向量友好指令格式700界定類別A及類別B指令模板，類別A及類別B指令模板兩者皆包括無記憶體存取705指令模板及記憶體存取720指令模板。通用一詞在向量友好指令格式之情境下係指未系結至任何特定指令集之指令格式。
儘管在將描述的本發明之實施例中，向量友好指令格式支援以下各者：具有32位元(4位元組)或64位元(8位元組)資料元素寬度(或大小)的64位元組向量運算元長度(或大小)(且因此，64位元組向量由16個雙字組大小的元素或者8個四字組大小的元素組成)；具有16位元(2位元組)或8位元(1位元組)資料元素寬度(或大小)的64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)或8位元(1位元組)資料元素寬度(或大小)的32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)或8位元(1位元組)資料元素寬度(或大小)的16位元組向量運算元長度(或大小)；但替代實施例可支援具有較大、較小或不同資料元素寬度(例如，128位元(16位元組)資料元素寬度)的較大、較小及/或不同向量運算元大小(例如，256位元組向量運算元)。
圖7A中之類別A指令模板包括：1)在無記憶體存取705指令模板中，展示有無記憶體存取、全捨位控制類型操作710指令模板及無記憶體存取、資料變換類型操作715指令模板；及2)在記憶體存取720指令模板中，展示有記憶體存取、暫態725指令模板及記憶體存取、非暫態730指令模板。圖7B中之類別B指令模板包括：1)在無記憶體存取705指令模板中，展示有無記憶體存取、寫入遮罩控制、部分捨位控制類型操作712指令模板及無記憶體存取、寫入遮罩控制、向量大小類型操作717指令模板；及2)在記憶體存取720指令模板中，展示有記憶體存取、寫入遮罩控制727指令模板。
通用向量友好指令格式700包括下文以圖7A至圖7B中所例示出的次序列舉的以下欄位。
格式欄位740--此欄位中的特定值(指令格式識別符值)唯一地識別向量友好指令格式，且因此識別呈該向量友好指令格式之指令在指令串流中之出現。如此，在對於僅具有通用向量友好指令格式之指令集而言不需要此欄位的意義上，此欄位為任擇的。
基本操作欄位742--其內容區分不同的基本操作。
暫存器索引欄位744--其內容直接地或經由位址生成來指定源運算元及目的地運算元(假定其在暫存器或在記憶體中)之位置。此等欄位包括足夠數目之位元來自P×Q(例如，32×512、16×128、32×1024、64×1024)個暫存器 檔案選擇N個暫存器。儘管在一實施例中，N可多達三個源暫存器及一個目的地暫存器，但替代實施例可支援較多或較少的源暫存器及目的地暫存器(例如，可支援多達兩個源，其中此等源中之一者亦充當目的地，可支援多達三個源，其中此等源中之一者亦充當目的地，可支援多達兩個源及一個目的地)。
修飾符欄位746--其內容區分指定記憶體存取之呈通用向量指令格式之指令的出現與不指定記憶體存取之呈通用向量指令格式之指令的出現；亦即，在無記憶體存取705指令模板與記憶體存取720指令模板之間相區分。記憶體存取操作讀取及/或寫入至記憶體階層(在一些情況下，使用暫存器中之值指定源位址及/或目的地位址)，而非記憶體存取操作並不讀取及/或寫入至記憶體階層(例如，源及目的地為暫存器)。儘管在一實施例中，此欄位亦在三個不同方式之間進行選擇以執行記憶體位址計算，但替代實施例可支援較多、較少或不同方式來執行記憶體位址計算。
擴增操作欄位750--其內容區分除了基本操作之外亦將執行多種不同操作中之哪一者。此欄位為情境特定性的。在本發明之一實施例中，此欄位劃分成類別欄位768、α欄位752及β欄位754。擴增操作欄位750允許在單一指令而非2個、3個或4個指令中執行共同操作群組。
比例欄位760--其內容允許按比例調整索引欄位之內容以用於記憶體位址生成(例如，用於使用2scale *索引+基址之位址生成)。
位移欄位762A--其內容用作記憶體位址生成之部分(例如，用於使用2scale *索引+基址+位移之位址生成)。
位移因數欄位762B(注意，位移欄位762A直接於位移因數欄位762B上之並置指示使用一者或另一者)--其內容用作位址生成之部分；其指定將藉由記憶體存取之大小(N)按比例調整的位移因數--其中N為記憶體存取中之位元組的數目(例如，用於使用2scale *索引+基址+經按比例調整的位移之位址生成)。冗餘低階位元被忽略，且因此，將位移因數欄位之內容乘以記憶體運算元總大小(N)以便生成將用於計算有效位址之最終位移。N的值由處理器硬體基於完整的運算碼欄位774(本文中加以描述)及資料調處欄位754C來在運行時間加以判定。在對於無記憶體存取705指令模板不使用位移欄位762A及位移因數欄位762B及/或不同實施例可僅實行兩者中之一者或兩者皆不實行的意義上，位移欄位762A及位移因數欄位762B係任擇的。
資料元素寬度欄位764--其內容區分將使用數個資料元素寬度中之哪一者(在一些實施例中，對於所有指令；在其他實施例中，對於指令中之僅一些)。於在僅支援一個資料元素寬度的情況下不需要此欄位及/或使用運算碼之一些態樣支援資料元素寬度的意義上，此欄位係任擇的。
寫入遮罩欄位770--其內容控制(逐個資料元素位置地)目的地向量運算元中之該資料元素位置是否反 映基本操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併及歸零-寫入遮蔽兩者。在合併時，向量遮罩允許目的地中的任何元素集合被保護在執行任何操作(由基本操作及擴增操作指定)期間不被更新；在另一實施例中，在對應遮罩位元為0的情況下保留目的地中的每一元素的舊有值。相比之下，在歸零時，向量遮罩允許將目的地中的任何元素集合在執行任何操作(由基本操作及擴增操作指定)期間歸零；在一實施例中，當對應遮罩位元具有0值時將目的地之元素設定為0。此功能性之子集為控制正執行的操作之向量長度(亦即，正修改的元素之跨度，自第一個至最後一個)的能力；然而，被修改的元素無須為連續的。因此，寫入遮罩欄位770允許部分向量操作，包括載入、儲存、算數、邏輯等。儘管在所描述的本發明之實施例中，寫入遮罩欄位770之內容選擇數個寫入遮罩暫存器中含有將使用的寫入遮罩之一寫入遮罩暫存器(且因此寫入遮罩欄位770之內容間接地識別將執行的遮蔽)，但替代實施例替代地或另外允許遮罩寫入欄位770之內容直接指定將執行的遮蔽。
即時運算欄位772--其內容允許指定即時運算。於在實行不支援即時運算之通用向量友好格式時不存在此欄位且在不支援即時運算之指令中不存在此欄位的意義上，此欄位係任擇的。
類別欄位768--其內容區分不同指令類別。參考圖7A至圖7B，此欄位之內容在類別A指令與類別B指令之 間進行選擇。在圖7A至圖7B中，使用轉角經圓整的正方形來指示特定值存在於欄位中(例如，分別在圖7A與圖7B中之用於類別欄位768的類別A 768A及類別B 768B)。
類別A之指令模板
在類別A之非記憶體存取705指令模板的情況下，α欄位752解譯為RS欄位752A，其內容區分將執行不同擴增操作類型中之哪一者(例如，對於無記憶體存取、捨位類型操作710指令模板與無記憶體存取、資料變換類型操作715指令模板分別指定捨位752A.1與資料變換752A.2)，而β欄位754區分將執行所指定類型之操作中的哪一者。在無記憶體存取705指令模板中，不存在比例欄位760、位移欄位762A及位移比例欄位762B。
無記憶體存取指令模板-全捨位控制類型操作
在無記憶體存取全捨位控制類型操作710指令模板中，β欄位754解譯為捨位控制欄位754A，其內容提供靜態捨位。儘管在本發明之所描述實施例中，捨位控制欄位754A包括抑制所有浮動點異常(SAE)欄位756及捨位操作控制欄位758，但替代實施例可支援可將此等概念皆編碼於同一欄位中或僅具有此等概念/欄位中之一者或另一者(例如，可僅具有捨位操作控制欄位758)。
SAE欄位756--其內容區分是否停用異常事件報告；當SAE欄位756之內容指示啟用抑制時，給定指令不報告任何種類的浮點異常旗標，且不產生任何浮點異常處理程序。
捨位操作控制欄位758--其內容區分將執行一群捨位操作中之哪一者(例如，捨進、捨去、向零捨位及向最接近的值捨位)。因此，捨位操作控制欄位758允許逐個指令地改變捨位模式。在處理器包括用於指定捨位模式之控制暫存器的本發明之一實施例中，捨位操作控制欄位750之內容置換該暫存器值。
無記憶體存取指令模板-資料變換類型操作
在無記憶體存取資料變換類型操作715指令模板中，β欄位754解譯為資料變換欄位754B，其內容區分將執行數個資料變化中之哪一者(例如，無資料變化、拌和、廣播)。
在類別A之記憶體存取720指令模板的情況下，α欄位752解譯為逐出提示欄位752B，其內容區分將使用逐出提示中之哪一者(在圖7A中，對於記憶體存取、暫態725指令模板及記憶體存取非暫態730指令模板分別指定暫態752B.1及非暫態752B.2)，而β欄位754解譯為資料調處欄位754C，其內容區分將執行數個資料調處操作(亦稱為原指令)中之哪一者(例如，無調處；廣播；源之向上轉換；及目的地之向下轉換)。記憶體存取720指令模板包括比例欄位760，及任擇之位移欄位762A或位移比例欄位762B。
向量記憶體指令在轉換支援下執行自記憶體之向量載入及至記憶體之向量儲存。如同正規向量指令，向量記憶體指令以逐資料元素方式自記憶體傳送資料/將資料傳送至記憶體，其中實際傳送之元素由被選擇為寫入遮 罩之向量遮罩的內容來指明。
記憶體存取指令模板--暫態
暫態資料為很可能很快將被重新使用以自快取受益之資料。然而，存在一提示，且不同處理器可以不同方式來實行該提示，包括完全忽略該提示。
記憶體存取指令模板-非暫態
非暫態資料為不太可能很快被重新使用以自第一級快取記憶體中之快取受益且應被優先逐出之資料。然而，存在一提示，且不同處理器可以不同方式來實行該提示，包括完全忽略該提示。
類別B之指令模板
在類別B之指令模板的情況下，α欄位752解譯為寫入遮罩控制(Z)欄位752C，其內容區分由寫入遮罩欄位770控制之寫入遮蔽應為合併還是歸零。
在類別B之非記憶體存取705指令模板的情況下，β欄位754之部分解譯為RL欄位757A，其內容區分將執行不同擴增操作類型中之哪一者(例如，對於無記憶體存取、寫入遮罩控制、部分捨位控制類型操作712指令模板與無記憶體存取、寫入遮罩控制、向量大小(VSIZE)類型操作717指令模板分別指定捨位757A.1與向量長度(向量大小)757A.2)，而β欄位754之其餘部分區分將執行所指定類型之操作中的哪一者。在無記憶體存取705指令模板中，不存在比例欄位760、位移欄位762A及位移比例欄位762B。
在無記憶體存取、寫入遮罩控制、部分捨位控制 類型操作710指令模板中，β欄位754之其餘部分解譯為捨位操作欄位759A，且停用異常事件報告(給定指令不報告任何種類的浮點異常旗標，且不產生任何浮點異常處理程序)。
捨位操作控制欄位759A--如同捨位操作控制欄位758，其內容區分將執行一群捨位操作中之哪一者(例如，捨進、捨去、向零捨位及向最接近的值捨位)。因此，捨位操作控制欄位759A允許逐個指令地改變捨位模式。在處理器包括用於指定捨位模式之控制暫存器的本發明之一實施例中，捨位操作控制欄位750之內容置換(override)該暫存器值。
在無記憶體存取、寫入遮罩控制、向量大小類型操作717指令模板中，β欄位754之其餘部分解譯為向量長度欄位759B，其內容區分將對數個資料向量長度中之哪一者執行操作(例如，128、256或512位元組)。
在類別B之記憶體存取720指令模板的情況中，β欄位754之部分解譯為廣播欄位757B，其內容區分是否將執行廣播類型資料調處操作，而β欄位754之其餘部分解譯為向量長度欄位759B。記憶體存取720指令模板包括比例欄位760，及任擇之位移欄位762A或位移比例欄位762B。
關於通用向量友好指令格式700，完整的運算碼欄位774展示為包括格式欄位740、基本操作欄位742，及資料元素寬度欄位764。儘管一實施例展示完整的運算碼欄位774包括所有此等欄位的情況，但在不支援所有此等欄位的實施例中，完整的運算碼欄位774包括少於所有的此等欄 位。完整的運算碼欄位774提供運算碼(opcode)。
擴增操作欄位750、資料元素寬度欄位764及寫入遮罩欄位770允許在通用向量友好指令格式中逐指令地指定此等特徵。
寫入遮罩欄位與資料元素寬度欄位之組合形成具類型的指令，此係因為其允許基於不同資料元素寬度來應用遮罩。
類別A及類別B中所見之各種指令模板在不同情形中係有益的。在本發明之一些實施例中，不同處理器或處理器內之不同核心可支援僅類別A、僅類別B，或支援兩個類別。例如，意欲用於通用計算之高效能通用亂序核心可支援僅類別B，主要意欲用於圖形及/或科學(通量)計算之核心可支援僅類別A，且意欲用於兩者之核心可支援兩者(當然，具有來自兩個類別之模板及指令之一些混合而非來自兩個類別之所有模板及指令的核心在本發明之範圍內)。此外，單一處理器可包括多個核心，所有該等核心支援相同類別或不同核心支援不同類別。例如，在具有分開的圖形與通用核心之處理器中，主要意欲用於圖形及/或科學計算之圖形核心中之一者可支援僅類別A，而通用核心中之一或多者可為意欲用於通用計算的、支援僅類別B的具有亂序執行及暫存器重新命名之高效能通用核心。不具有分開的圖形核心之另一處理器可包括支援類別A及類別B兩者的一或多個通用有序或亂序核心。當然，在本發明之不同實施例中，來自一個類別之特徵亦可實行於另一類別 中。以高階語言撰寫之程式將被置於(例如，就在編譯或靜態編輯時)多種不同可執行形式中，包括：1)僅具有由目標處理器支援執行的類別之指令的形式；或2)具有使用所有類別之指令的不同組合撰寫且具有控制流碼的替代常式的形式，該控制流碼基於由當前正執行該碼的處理器支援的指令來選擇將執行的常式。
示範性特定向量友好指令格式
圖8 為例示出根據本發明之實施例的示範性特定向量友好指令格式的方塊圖。圖8展示特定向量友好指令格式800，其在其指定欄位的位置、大小、解譯及次序以及彼等欄位中之一些欄位的值之意義上為特定的。特定向量友好指令格式800可用來擴充X86指令集，且因此該等欄位中之一些與用於現有X86指令集及其擴充(例如，AVX)中之欄位係類似或相同的。此格式與具有擴充之現有X86指令集的前綴編碼欄位、真實際運算碼位元組欄位、MOD R/M欄位、SIB欄位、位移欄位及即時運算欄位保持一致。自圖7之欄位說明圖8之欄位對映至該等欄位中。
應理解，儘管為例示目的而在通用向量友好指令格式700之情境中參考特定向量友好指令格式800來描述本發明之實施例，但本發明不限於特定向量友好指令格式800，惟所主張者除外。例如，通用向量友好指令格式1100涵蓋多種可能大小的各種欄位，而特定向量友好指令格式800展示為具有特定大小之欄位。以特定實例說明，雖然資料元件寬度欄位764經例示為呈特定向量友好指令格式800 之一個位元欄位，但本發明並不限於此(即，通用向量友好指令格式700涵蓋其他大小之資料元件寬度欄位764)。
通用向量友好指令格式700包括下文以圖8A中所說明的次序列舉的以下欄位。
EVEX前綴(位元組0-3)802--以四位元組形式編碼。
格式欄位740(EVEX位元組0，位元[7：0])--第一位元組(EVEX位元組0)為格式欄位740，且其含有0x62(在本發明之一實施例中用於區分向量友好指令格式之唯一值)。
第二至第四位元組(EVEX位元組1-3)包括提供特定能力之數個位元欄位。
REX欄位805(EVEX位元組1，位元[7-5])--由EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)及757BEX位元組1位元[5]-B)組成。EVEX.R、EVEX.X及EVEX.B位元欄位提供與對應VEX位元欄位相同之功能性，且係使用1的補碼形式編碼，亦即，ZMM0編碼為1111B，ZMM15編碼為0000B。指令的其他欄位如此項技術中所知而編碼暫存器索引之較低的三個位元(rrr、xxx及bbb)，以使得可藉由將EVEX.R、EVEX.X及EVEX.B相加來形成Rrrr、Xxxx及Bbbb。
REX’欄位710--其為REX’欄位710之第一部分，且為用來編碼經擴充32暫存器集合之較高16個暫存器或較低16個暫存器的EVEX.R’位元欄位(EVEX位元組1，位 元[4]-R’)。在本發明之一實施例中，此位元連同如下文指示之其他位元以位元反轉格式儲存以區分(以熟知之X8632位元格式)於BOUND指令(其真實際運算碼位元組為62，但在MOD R/M欄位(下文描述)中並不接受MOD格式之值11)；本發明之替代實施例並不以反轉格式儲存此位元及下文指示之其他位元。值1用來編碼較低16個暫存器。換言之，藉由組合EVEX.R’、EVEX.R及來自其他欄位之其他RRR來形成R’Rrrr。
運算碼對映欄位815(EVEX位元組1，位元[3：0]-mmmm)--其內容編碼所隱含之前導運算碼位元組(0F、0F 38或0F 3)。
資料元素寬度欄位764(EVEX位元組2，位元[7]-W)--由標記法EVEX.W表示。EVEX.W用來界定資料類型之細微度(大小)(32位元資料元素還是64位元資料元素)。
EVEX.vvvv 820(EVEX位元組2，位元[6：3]-vvvv)--EVEX.vvvv之作用可包括以下各者：1)EVEX.vvvv編碼以反轉(1之補碼)形式指定且對於具有2個或2個以上源運算元之指令有效的第一源運算元；2)EVEX.vvvv編碼對於某些向量偏移以1之補碼形式指定的目的地暫存器運算元；或3)EVEX.vvvv並不編碼任何運算元，該欄位經保留且應含有1111b。因此，EVEX.vvvv欄位820編碼以反轉(1之補碼)形式儲存之第一源暫存器指定符(specifier)之四個低階位元。取決於指令，使用額外的不同位元欄位來將指定符大小擴充至32個暫存器。
EVEX.U 768類別欄位(EVEX位元組2，位元[2]-U)--若EVEX.U=0，則其指示類別A或EVEX.U0；若EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位825(EVEX位元組2，位元[1：0]-pp)--提供用於基本操作欄位之額外位元。除了提供對呈EVEX前綴格式之舊式SSE指令之支援，此欄位亦具有縮小SIMD前綴之益處(並非需要一個位元組來表達SIMD前綴，EVEX前綴僅需要2個位元)。在一實施例中，為了支援使用呈舊式格式及EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊式SSE指令，此等舊式SIMD前綴被編碼於SIMD前綴編碼欄位中；且在被提供至解碼器之PLA(以使得PLA可執行此等舊式指令之舊式及EVEX格式兩者而無須修改)之前在運行時間擴展至舊式SIMD前綴中。儘管較新的指令可直接作為運算碼擴充來使用EVEX前綴編碼欄位之內容，但某些實施例以類似方式擴展以達成一致性，但允許由此等舊式SIMD前綴指定不同意義。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，且因此不需要擴展。
α欄位752(EVEX位元組3，位元[7]-EH；亦稱為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制及EVEX.N；亦用α說明)--如前所述，此欄位為情境特定性的。
β欄位754(EVEX位元組3，位元[6：4]-SSS，亦稱為EVEX.s2-0 、EVEX.r2-0 、EVEX.rr1、EVEX.LL0、 EVEX.LLB；亦用βββ說明)--如前所述，此欄位為情境特定性的。
REX’欄位710--此欄位為REX’欄位之其餘部分，且為可用來編碼經擴充32暫存器集合之較高16個暫存器或較低16個暫存器的EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)。此位元以位元反轉格式儲存。值1用來編碼較低16個暫存器。換言之，藉由組合EVEX.V’、EVEX.vvvv形成V’VVVV。
寫入遮罩欄位770(EVEX位元組3，位元[2：0]-kkk)--其內容指定一暫存器在如前所述之寫入遮罩暫存器中之索引。在本發明之一實施例中，特定值EVEX.kkk=000具有暗示對於特定指令(此可以各種方式來實行，包括使用硬連線至所有硬體的寫入遮罩或繞過遮蔽硬體之硬體)不使用寫入遮罩之特殊特性。
實際運算碼欄位830(位元組4)亦稱為運算碼位元組。在此欄位中指定運算碼之部分。
MOD R/M欄位840(位元組5)包括MOD欄位842、Reg欄位844及R/M欄位846。如前所述，MOD欄位842之內容區分記憶體存取與非記憶體存取操作。Reg欄位844之作用可概述為兩種情形：編碼目的地暫存器運算元或源暫存器運算元，或被視為運算碼擴充且不用來編碼任何指令運算元。R/M欄位846之作用可包括以下各者：編碼參考記憶體位址之指令運算元，或編碼目的地暫存器運算元或源暫存器運算元。
比例、索引、基址(SIB)位元組(位元組6)--如前所述，比例欄位750之內容用於記憶體位址生成。SIB.xxx 854及SIB.bbb 856--先前已關於暫存器索引Xxxx及Bbbb提及此等欄位之內容。
位移欄位762A(位元組7至10)--當MOD欄位842含有10時，位元組7至10為位移欄位762A，且其與舊式32位元位移(disp32)以相同方式起作用，且以位元組細微度起作用。
位移因數欄位762B(位元組7)--當MOD欄位842含有01時，位元組7為位移因數欄位762B。此欄位之位置與舊式X86指令集8位元位移(disp8)之位置相同，其以位元組細微度起作用。由於disp8為正負號擴充的，其僅可定址-128與127位元組之間的偏移；根據64位元組快取行，disp8使用8位元，其可設定至僅四個真正有用的值-128、-64、0及64；由於通常需要較大範圍，因此使用disp32；disp32需要4位元組。與disp8及disp32相比，位移因數欄位762B為disp8之重新解譯；當使用位移因數欄位762B時，實際位移係藉由位移因數欄位之內容乘以記憶體運算元存取之大小(N)來判定。此類型的位移稱為disp8*N。此減小平均指令長度(單一位元組用於位移，但具有大得多之範圍)。此中經壓縮之位移係基於以下假設：有效位移為記憶體存取之細微度的倍數，且因此，無須對位址偏移之冗餘低階位元進行編碼。換言之，位移因數欄位762B替代舊式X86指令集8位元位移。因此，以與X86指令集8位元位移相同之方式編 碼位移因數欄位762B(因此，ModRM/SIB編碼規則無變化)，唯一例外情況為，disp8被過載為disp8*N。換言之，編碼規則或編碼長度不存在變化，僅有硬體對位移值之解譯存在變化(該硬體需要藉由記憶體運算元之大小對位移進行按比例調整來獲得以位元組計之位址偏移)。
即時運算欄位772如前所述而操作。
完整的運算碼欄位
圖8B為例示出根據本發明之一實施例的特定向量友好指令格式800之欄位的方塊圖，該等欄位構成完整的運算碼欄位774。具體而言，完整的運算碼欄位774包括格式欄位740、基本操作欄位742，及資料元素寬度(W)欄位764。基本操作欄位742包括前綴編碼欄位825、運算碼對映欄位815及真實際運算碼欄位830。
暫存器索引欄位
圖8C為例示出根據本發明之一實施例的特定向量友好指令格式800之欄位的方塊圖，該等欄位構成暫存器索引欄位744。具體而言，暫存器索引欄位744包括REX欄位805、REX’欄位810、MODR/M.reg欄位844、MODR/M.r/m欄位846、VVVV欄位820、xxx欄位854及bbb欄位856。
擴增操作欄位
圖8D為例示出根據本發明之一實施例的特定向量友好指令格式800之欄位的方塊圖，該等欄位構成擴增操作欄位750。當類別(U)欄位768含有0時，其表示EVEX.U0(類別A 768A)；當其含有1時，其表示EVEX.U1(類 別B 768B)。當U=0且MOD欄位842含有7(表示無記憶體存取操作)時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為rs欄位752A。當rs欄位752A含有1(捨位752A.1)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為捨位控制欄位754A。捨位控制欄位754A包括1位元SAE欄位756及兩位元捨位操作欄位758。當rs欄位752A含有0(資料變換752A.2)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為三位元資料變換欄位754B。當U=0且MOD欄位842含有00、01或10(表示記憶體存取操作)時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為逐出提示(EH)欄位752B，且β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為三位元資料調處欄位754C。
當U=1時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為寫入遮罩控制(Z)欄位752C。當U=1且MOD欄位842含有7(表示無記憶體存取操作)時，β欄位754之部分(EVEX位元組3，位元[4]-S0 )被解譯為RL欄位757A；當其含有1(捨位757A.1)時，β欄位754之其餘部分(EVEX位元組3，位元[6-5]-S2-1 )被解譯為捨位操作欄位759A，當RL欄位757A含有0(向量大小757.A2)時，β欄位754之其餘部分(EVEX位元組3，位元[6-5]-S2-1 )被解譯為向量長度欄位759B(EVEX位元組3，位元[6-5]-L1-0 )。當U=1且MOD欄位842含有00、01或10(表示記憶體存取操作)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為向量長度欄位759B(EVEX位元組3，位元[6-5]-L1-0 )及廣播欄位 757B(EVEX位元組3，位元[4]-B)。
示範性暫存器架構
圖9 為根據本發明之一實施例的暫存器架構900之方塊圖。在所說明之實施例中，存在32個寬度為512位元之向量暫存器910；此等暫存器被稱為zmm0至zmm31。較低16個zmm暫存器之較低階256個位元重疊於暫存器ymm0-16上。較低16個zmm暫存器之較低階128個位元(ymm暫存器之較低階128個位元)重疊於暫存器xmm0-15上。特定向量友好指令格式800如下表中所說明對此等重疊之暫存器進行操作。
換言之，向量長度欄位759B在最大長度與一或多個其他較短長度之間進行選擇，其中每一個此種較短長度為前一長度之一半；且不具有向量長度欄位759B之指令模板對最大向量長度進行操作。另外，在一實施例中，特定向量友好指令格式800之類別B指令模板對緊縮或純量單/雙倍精度浮點資料及緊縮或純量整數資料進行操作。純量操作為對zmm/ymm/xmm暫存器中之最低階資料元素位置 執行的操作；較高階資料元素位置取決於實施例而在左方(與其在指令之前的原本位置相同)或被歸零。
寫入遮罩暫存器915--在所說明之實施例中，存在8個寫入遮罩暫存器(k0至k7)，每一者的大小為64位元。在替代實施例中，寫入遮罩暫存器915之大小為16位元。如前所述，在本發明之一實施例中，向量遮罩暫存器k0無法用作寫入遮罩；當編碼正常地指示使用k0用於寫入遮罩時，其選擇硬連線之寫入遮罩0xFFFF，從而有效地停用對於該指令之寫入遮蔽。
通用暫存器925--在所說明之實施例中，存在16個64位元通用暫存器，其連同現有X86定址模式一起用來定址記憶體運算元。此等暫存器由名稱RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP及R8至R15來參考。
純量浮點堆疊暫存器檔案(x87堆疊)945，其上混疊有MMX緊縮整數扁平暫存器檔案950--在所說明之實施例中，x87堆疊為用來使用x87指令集擴充對32/64/80位元浮點資料執行純量浮點操作之八元素堆疊；而MMX暫存器用來對64位元緊縮整數資料執行操作，且用來保持用於在MMX與XMM暫存器之間執行的操作之運算元。
本發明之替代實施例可使用較寬或較窄暫存器。另外，本發明之替代實施例可使用較多、較少或不同之暫存器檔案及暫存器。
示範性核心架構、處理器及電腦架構
處理器核心可以不同方式、為達成不同目的以及 在不同處理器中實施。例如，該等核心之實施可包括：1)用於通用計算之通用循序核心；2)用於通用計算之高效能通用亂序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施可包括：1)CPU，其包括用於通用計算之一或多個通用循序核心及/或用於通用計算之一或多個通用亂序核心；及2)共處理器，其包括主要用於圖形及/或科學(通量)計算之一或多個特殊用途核心。該等不同處理器引起不同之電腦系統架構，其可包括：1)共處理器位於來自CPU之一分開的晶片上；2)共處理器位於與CPU相同之封裝中之一分開的晶粒上；3)共處理器位於與CPU相同之晶粒上(在此狀況下，此共處理器有時稱為特殊用途邏輯，諸如整合型圖形及/或科學(通量)邏輯，或稱為特殊用途核心)；及4)系統位於一晶片上，該晶片可包括位於相同晶粒上之所述CPU(有時稱為應用核心或應用處理器)、上文所述之共處理器以及額外功能件。接著描述示範性核心架構，之後描述示範性處理器及電腦架構。
示範性核心架構
循序及亂序核心方塊圖
圖10A 為例示出根據本發明之實施例之示範性循序管線及示範性暫存器重新命名亂序發佈/執行管線的方塊圖。圖10B 為例示出根據本發明之實施例之將要包括於一處理器中之循序架構核心之一示範性實施例及一示範性暫存器重新命名亂序發佈/執行架構核心的方塊圖。圖10A至圖10B中之實線框例示出循序管線及循序核心，而選擇性 地添加之虛線框例示出暫存器重新命名亂序發佈/執行管線及核心。已知循序態樣為亂序態樣之子集，因此將描述亂序態樣。
在圖10A中，處理器管線1000包括擷取階段1002、長度解碼階段1004、解碼階段1006、分配階段1008、重新命名階段1010、排程(亦已知為調度或發出)階段1012、暫存器讀取/記憶體讀取階段1014、執行階段1016、回寫/記憶體寫入階段1018、異常處置階段1022及提交階段1024。
圖10B展示處理器核心1090，其包括一耦接至執行引擎單元1050之前端單元1030，且該前端單元1030及該執行引擎單元1050均耦接至記憶體單元1070。核心1090可為簡化指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字(VLIW)核心，或者併合或替代核心類型。作為又一選項，核心1090可為特殊用途核心，諸如，網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心或類似者。
前端單元1030包括一耦接至指令快取記憶體單元1034之分支預測單元1032，該指令快取記憶體單元1034耦接至一指令轉譯後備緩衝器(TLB)1036，該指令轉譯後備緩衝器(TLB)1036耦接至一指令擷取單元1038，該指令擷取單元1038耦接至一解碼單元1040。解碼單元(或解碼器)1040可對指令進行解碼，且產生一或多個微操作、微碼入口點、微指令、其他指令或其他控制信號作為輸出，該等輸出係自原始指令經解碼而來，或者以其他方式反映原始指令，或 自原始指令導出。可使用各種不同機構來實施解碼單元1040。合適機構之實例包括但不限於詢查表、硬體實行方案、可規劃邏輯陣列PLA、微碼唯讀記憶體(ROM)，等。在一實施例中，核心1090包括儲存用於某些巨集指令之微碼(例如，儲存於解碼單元1040中或者儲存於前端單元1030內)的微碼ROM或其他媒體。解碼單元1040耦接至執行引擎單元1050中之重新命名/分配器單元1052。
執行引擎單元1050包括重新命名/分配器單元1052，該重新命名/分配器單元1052耦接至收回邏輯1054及一組一或多個排程器單元1056。排程器單元1056代表任何數目之不同排程器，包括保留站、中心指令視窗等。該(等)排程器單元1056耦接至實體暫存器檔案單元1058。該等實體暫存器檔案單元1058中之每一者代表一或多個實體暫存器檔案，其中不同實體暫存器檔案儲存一或多個不同資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，指向將要執行之下一指令之位址的指令指標)等。在一實施例中，實體暫存器檔案單元1058包含向量暫存器單元、寫入遮罩暫存器單元及純量暫存器單元。此等暫存器單元可提供架構向量暫存器、向量遮罩暫存器及通用暫存器。實體暫存器檔案單元1058與收回邏輯1054重疊以例示出實施暫存器重新命名及亂序執行可使用之各種方式(例如，使用重排序緩衝器及收回暫存器檔案；使用未來檔案、歷史緩衝器及收回暫存器檔案；使用暫存器對映表及暫存器集區；等等)。收回單元1054及 實體暫存器檔案單元1058耦接至執行叢集1060。執行叢集1060包括一組一或多個執行單元1062，及一組一或多個記憶體存取單元1064。執行單元1062可執行各種操作(例如，移位、加法、減法、乘法)，且對各種類型之資料(例如，純量浮點、緊縮浮點、向量整數、向量浮點)執行操作。雖然一些實施例可包括特殊用途於特定功能或功能組之若干執行單元，但其他實施例可包括僅一個執行單元或全部執行全部功能之多個執行單元。排程器單元1056、實體暫存器檔案單元1058及執行叢集1060經展示為可能為多個，因為某些實施例產生用於某些類型之資料/操作之分開的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線，及/或記憶體存取管線，其各自具有其自身之排程器單元、實體暫存器檔案單元及/或執行叢集-且在分開之記憶體存取管線的情況下，在所實施之某些實施例中，僅此管線之執行叢集具有記憶體存取單元1064)。亦應理解，在使用分開之管線時，此等管線中之一或多者可為亂序發佈/執行，而其餘管線為循序發佈/執行。
該組記憶體存取單元1064耦接至記憶體單元1070，該記憶體單元1070包括資料TLB單元1072，該資料TLB單元1072耦接至資料快取記憶體單元1074，該資料快取記憶體單元1074耦接至階層2(L2)快取記憶體單元1076。在一示範性實施例中，記憶體存取單元1064可包括載入單元、儲存位址單元及儲存資料單元，每一者均耦接至記憶體單元1070中之資料TLB單元1072。指令快取記憶 體單元1034進一步耦接至記憶體單元1070中之階層2(L2)快取記憶體單元1076。L2快取記憶體單元1076耦接至一或多個其他階層之快取記憶體，且最終耦接至主記憶體。
以實例說明，示範性暫存器重新命名亂序發佈/執行核心架構可如下實施管線1000：1)指令擷取1038執行擷取階段1002及長度解碼階段1004；2)解碼單元1040執行解碼階段1006；3)重新命名/分配器單元1052執行分配階段1008及重新命名階段1010；4)排程器單元1056執行排程階段1012；5)實體暫存器檔案單元1058及記憶體單元1070執行暫存器讀取/記憶體讀取階段1014；執行叢集1060執行執行階段1016；6)記憶體單元1070及實體暫存器檔案單元1058執行回寫/記憶體寫入階段1018；7)異常處置階段1022可涉及各種單元；及8)收回單元1054及實體暫存器檔案單元1058執行提交階段1024。
核心1090可支援包括本文中所描述之指令的一或多個指令集(例如，X86指令集(具有已添加較新版本之一些擴充)；MIPS Technologies(Sunnyvale,CA)之MIPS指令集；ARM Holdings(Sunnyvale,CA)之ARM指令集(具有任擇額外擴充，諸如NEON))。在一實施例中，核心1090包括用來支援緊縮資料指令集擴增(例如，先前所描述之AVX1、AVX2及/或某一形式之通用向量友好指令格式(U=0及/或U=1))之邏輯，藉此允許使用緊縮資料來執行由許多多媒體應用使用之操作。
應理解，該核心可支援多執行緒操作(執行兩個 或兩個以上的並行操作或執行緒集合)，且可以多種方式來支援此操作，包括時間切片多執行緒操作、同時多執行緒操作(其中單一實體核心提供用於實體核心正同時進行多執行緒操作的執行緒中之每一者的邏輯核心)或其組合(例如，時間切片擷取及解碼以及其後的同時多執行緒操作，諸如在Intel®超多執行緒技術中)。
儘管在亂序執行之情境中描述暫存器重新命名，但應理解，暫存器重新命名可用於有序架構中。雖然所例示之實施例之處理器亦包括分開之指令及資料快取記憶體單元1034/1074及共用L2快取記憶體單元1076，但替代實施例可具有用於指令及資料兩者之單一內部快取記憶體，諸如階層1(L1)內部快取記憶體，或多階層之內部快取記憶體。在一些實施例中，系統可包括內部快取記憶體與位於核心及/或處理器之外部的外部快取記憶體之組合。或者，全部快取記憶體可在核心及/或處理器之外部。
特定示範性循序核心架構
圖11A至圖11B 例示出更特定示範性有序核心架構之方塊圖，該核心可為一晶片上的若干邏輯區塊(包括相同類型及/或不同類型之其他核心)中之一者。該等邏輯區塊取決於應用而經由高頻寬互連網路(例如，環形網路)與某一固定功能邏輯、記憶體I/O介面及其他必要I/O邏輯通訊。
圖11A為根據本發明之實施例的單處理器核心連同其至晶粒上互連網路1102之連接及其第2級(L2)快取記憶體的局部子集1104之方塊圖。在一實施例中，指令解 碼器1100支援具有緊縮資料指令集擴充之X86指令集。L1快取記憶體1106允許對純量及向量單元中之快取記憶體進行低潛時存取。儘管在一實施例(為簡化設計)中，純量單元1108及向量單元1110使用分開的暫存器集合(分別為純量暫存器1112及向量暫存器1114)且在其間傳送之資料被寫入至記憶體，且接著自第1級(L1)快取記憶體1106讀回，但本發明之替代實施例可使用不同方法(例如，使用單一暫存器集合或包括允許資料在不被寫入及讀回的情況下在兩個暫存器檔案之間傳送的通訊路徑)。
L2快取記憶體之局部子集1104為劃分成分開的局部子集(每個處理器核心一個局部子集)的全域L2快取記憶體之部分。每一處理器核心具有至其自身的L2快取記憶體之局部子集1104的直接存取路徑。由一處理器核心讀取之資料儲存於其L2快取記憶體子集1104中，且可與其他處理器核心存取其自身的局部L2快取記憶體子集並行地被快速存取。由一處理器核心寫入之資料儲存於其自身的L2快取記憶體子集1104中，且若有必要則自其他子集清除。環形網路確保共用資料之一致性。環形網路為雙向的，以允許諸如處理器核心、L2快取記憶體及其他邏輯區塊之代理在晶片內彼此通訊。每一環形資料路徑在每方向上為1012位元寬。
圖11B為根據本發明之實施例的圖11A中之處理器核心的部分之展開圖。圖11B包括L1快取記憶體1104之L1資料快取記憶體1106A部分以及關於向量單元1110及向 量暫存器1111之更多細節。具體而言，向量單元1110為16寬向量處理單元(VPU)(見16寬ALU 1128)，其執行整數、單倍精度浮動及雙倍精度浮動指令中之一或多者。VPU支援藉由拌和單元1120對暫存器輸入之拌和、藉由數字轉換單元1122A-B進行之數字轉換，及藉由複製單元1124對記憶體輸入之複製。寫入遮罩1126允許預測所得向量寫入。
具有整合型記憶體控制器及圖形裝置之處理器
圖12 為根據本發明之實施例之一處理器1200之方塊圖，該處理器可具有一個以上核心、可具有一整合型記憶體控制器，並且可具有整合型圖形裝置。圖12中之實線框例示出一處理器1200，其具有單一核心1202A、系統代理1210、一組一或多個匯流排控制器單元1216，而選擇性地添加之虛線框例示出一替代處理器1200，其具有多個核心1202A至1202N、位於系統代理單元1210中之一組一或多個整合型記憶體控制器單元1214，及特殊用途邏輯1208。
因此，處理器1200之不同實行方案可包括：1)CPU，其中特殊用途邏輯1208經整合有圖形及/或科學(通量)邏輯(其可包括一或多個核心)，且核心1202A至1202N為一或多個通用核心(例如，通用循序核心、通用亂序核心、兩者之組合)；2)共處理器，其中核心1202A至1202N為主要用於圖形及/或科學(通量)之大量特殊用途核心；及3)共處理器，其中核心1202A至1202N為大量通用循序核心。因此，處理器1200可為通用處理器、共處理器或特殊用途處理器，諸如網路或通訊處理器、壓縮引擎、圖形處理器、 GPGPU(通用圖形處理單元)、高通量多整合核心(MIC)共處理器(包括30或更多個核心)、嵌式處理器，或類似者。該處理器可實施於一或多個晶片上。處理器1200可為一或多個基板之一部分及/或可藉由使用諸如BiCMOS、CMOS或NMOS之若干處理技術中之任一者而實施於一或多個基板上。
記憶體層級包括位於該等核心內之一或多個階層、一組或一或多個共用快取記憶體單元1206，及耦接至該組整合型記憶體控制器單元1214之外部記憶體(未展示)。該組共用快取記憶體單元1206可包括一或多個中間階層快取記憶體，諸如階層2(L2)、階層3(L3)、階層4(L4)或其他階層之快取記憶體、末級快取記憶體(LLC)，及/或其組合。雖然在一實施例中，基於環形之互連單元1212將整合型圖形邏輯1208、該組共用快取記憶體單元1206及系統代理單元1210/整合型記憶體控制器單元1214互連在一起，但替代實施例可使用任何數目之熟知技術來互連該等單元。在一實施例中，維持一或多個快取記憶體單元1206與核心1202A至1202N之間的相干性。
在一些實施例中，該等核心1202A至1202N中之一或多者能夠進行多執行緒操作。系統代理1210包括協調並操作該等核心1202A至1202N之組件。系統代理單元1210可包括例如電力控制單元(PCU)及顯示單元。PCU可為或包括調節該等核心1202A至1202N及整合型圖形邏輯1208之電力狀態所需要的邏輯及組件。顯示單元係用於驅動一或 多個外部連接顯示器。
核心1202A至1202N在架構指令集方面可為同質或異質的；即，核心1202A至1202N中之兩個或更多個可能能夠執行相同指令集，而其他核心可能能夠僅執行該指令集之一子集或一不同指令集。
示範性電腦架構
圖13至圖16 為示範性電腦架構之方塊圖。此項技術中對於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、引擎工作站、伺服器、網路器件、網路集線器、交換器、嵌入式處理器、數位信號處理器(DSP)、圖形器件、視訊遊戲器件、機上盒、微控制器、蜂巢式電話、可攜式媒體播放器、手持式器件及各種其他電子器件之其他系統設計及組態亦係適當的。一般而言，能夠併入如本文所揭示之處理器及/或其他執行邏輯之大量系統或電子器件通常係適當的。
現參考圖13 ，展示出根據本發明之一實施例之系統1300的方塊圖。系統1300可包括一或多個處理器1310、1315，該等處理器耦接至一控制器集線器1320。在一實施例中，控制器集線器1320包括一圖形記憶體控制器集線器(GMCH)1390及一輸入/輸出集線器(IOH)1350(其可位於分開之晶片上)；GMCH 1390包括記憶體及圖形控制器，其中記憶體1340及共處理器1345耦接至該等記憶體及圖形控制器；IOH 1350將輸入/輸出(I/O)裝置1360耦接至GMCH 1390。或者，該等記憶體及圖形控制器中之一者或兩者均 整合於處理器(如本文中所描述)內，記憶體1340及共處理器1345直接耦接至處理器1310，且藉由IOH 1350而耦接至位於單一晶片中之控制器集線器1320。
在圖13中以虛線標示出額外處理器1315之可選本質。每一處理器1310、1315可包括本文中所描述之處理核心中的一或多者，且可為某一版本之處理器1200。
記憶體1340可為例如動態隨機存取記憶體(DRAM)、相變記憶體(PCM)或兩者之組合。對於至少一實施例，控制器集線器1320經由一多分支匯流排而與處理器1310、1315進行通訊，該多分支匯流排諸如前端匯流排(FSB)、諸如快速路徑互連(QPI)之點對點介面，或類似連接1395。
在一實施例中，共處理器1345為特殊用途處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌式處理器，或類似者。在一實施例中，控制器集線器1320可包括一整合型圖形加速器。
在優質量度頻譜方面，實體資源1310、1315之間可存在各種不同，包括架構、微架構、熱學、功率消耗特性，及類似者。
在一實施例中，處理器1310執行用來控制一般類型之資料處理操作的指令。共處理器指令可嵌入於該等指令內。處理器1310辨識出此等共處理器指令為應當由所附接之共處理器1345執行的類型。因此，處理器1310在一共處理器匯流排或其他互連件上將此等共處理器指令(或代 表共處理器指令之控制信號)發出至共處理器1345。共處理器1345接受並執行所接收之共處理器指令。
現參考圖14 ，展示出根據本發明之一實施例的更特定之第一示範性系統1400的方塊圖。如圖14中所展示，多處理器系統1400為點對點互連系統，且包括經由點對點互連件1450而耦接之第一處理器1470及第二處理器1480。處理器1470及1480中之每一者可為某一版本之處理器1200。在本發明之一實施例中，處理器1470及1480分別為處理器1310及1315，而共處理器1438為共處理器1345。在另一實施例中，處理器1470及1480分別為處理器1310及共處理器1345。
處理器1470及1480經展示為分別包括整合型記憶體控制器(IMC)單元1472及1482。處理器1470亦包括作為其匯流排控制器單元之部分的點對點(P-P)介面1476及1478；類似地，第二處理器1480包括P-P介面1486及1488。處理器1470、1480可藉由使用P-P介面電路1478、1488經由點對點(P-P)介面1450而交換資訊。如圖14中所展示，IMC 1472及1482將該等處理器耦接至各別記憶體，即記憶體1432及記憶體1434，其可為局域地附接至各別處理器之主記憶體的部分。
處理器1470、1480可各自藉由使用點對點介面電路1476、1494、1486、1498經由個別P-P介面1452、1454而與晶片組1490交流資訊。晶片組1490可經由高效能介面1439而選擇性地與共處理器1438交流資訊。在一實施例 中，共處理器1438為特殊用途處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌式處理器，或類似者。
共用快取記憶體(未展示)可包括於處理器中或兩個處理器之外部，而又經由P-P互連體與該等處理器連接，使得在將處理器置於低功率模式的情況下，任一或兩個處理器之局部快取資訊可儲存於共用快取記憶體中。
晶片組1490可經由一介面1496而耦接至第一匯流排1416。在一實施例中，第一匯流排1416可為周邊組件互連(PCI)匯流排，或諸如PCI快速匯流排或另一第三代I/O互連匯流排之匯流排，但本發明之範疇不限於此。
如圖14中所展示，各種輸入/輸出裝置1414可與匯流排橋接器1418一起耦接至第一匯流排1416，該匯流排橋接器1418將第一匯流排1416耦接至第二匯流排1420。在一實施例中，一或多個額外處理器1415耦接至第一匯流排1416，該等處理器諸如共處理器、高通量MIC處理器、GPGPU、加速器(諸如，圖形加速器或數位信號處理(DSP)單元)、現場可規劃閘陣列，或任何其他處理器。在一實施例中，第二匯流排1420可為低接腳計數(LPC)匯流排。各種裝置可耦接至第二匯流排1420，該等裝置包括例如鍵盤及/或滑鼠1422、通訊裝置1427及諸如磁碟驅動器或其他大容量儲存裝置之儲存單元1428，在一實施例中該儲存單元1428可包括指令/碼及資料1430。另外，音訊I/O 1424可耦接至第二匯流排1420。注意，其他架構亦係可能的。例如， 系統可實施多分支匯流排或其他此類架構來代替圖14之點對點架構。
現參考圖15 ，展示出根據本發明之一實施例的更特定之第二示範性系統1500的方塊圖。圖14及圖15中之相同元件具有相同參考數字，且圖14之某些態樣已從圖15中省略以避免混淆圖15之其他態樣。
圖15例示出處理器1470、1480可分別包括整合型記憶體及I/O控制邏輯(「CL」)1472及1482。因此，CL 1472、1482包括整合型記憶體控制器單元，且包括I/O控制邏輯。圖15例示出不僅記憶體1432、1434耦接至CL 1472、1482，而且輸入/輸出裝置1514亦耦接至控制邏輯1472、1482。舊式輸入/輸出裝置1515耦接至晶片組1490。
現參考圖16 ，展示出根據本發明之一實施例之SoC 1600的方塊圖。圖12中之類似元件具有類似參考數字。又，虛線框為更先進之SoC的可選特徵。在圖16中，互連單元1602耦接至：應用處理器1610，其包括一組一或多個核心202A至202N及共用快取記憶體單元1206；系統代理單元1210；匯流排控制器單元1216；整合型記憶體控制器單元1214；一組或一或多個共處理器1620，其可包括整合型圖形邏輯、圖像處理器、音訊處理器及視訊處理器；靜態隨機存取記憶體(SRAM)單元1630；直接記憶體存取(DMA)單元1632；及顯示單元1640，其用於耦接至一或多個外部顯示器。在一實施例中，共處理器1620為特殊用途處理器，諸如網路或通訊處理器、壓縮引擎、GPGPU、高 通量MIC處理器、嵌式處理器，或類似者。
本文所揭示之機構之實施例可用硬體、軟體、韌體或此等實行方法之組合來實行。本發明之實施例可實行為在可規劃系統上執行的電腦程式或程式碼，該等可規劃系統包含至少一處理器、儲存系統(包括依電性及非依電性記憶體及/或儲存元件)、至少一輸入器件及至少一輸出器件。
諸如圖14中所例示之碼1430的程式碼可應用於輸入指令以執行本文中所描述之功能且產生輸出資訊。該輸出資訊可以已知方式應用於一或多個輸出器件。為達成本申請案之目的，處理系統包括具有處理器之任何系統，該處理器諸如數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)或微處理器。
程式碼可以高階程序性或物件導向式程式設計語言來實行以與處理系統通訊。必要時，程式碼亦可以組合語言或機器語言來實現。實際上，本文中所描述之機構在範疇上並不限於任何特定程式設計語言。在任何情況下，語言可為經編譯或經解譯語言。
至少一實施例之一或多個態樣可藉由儲存於機器可讀取媒體上之代表性指令來實行，該等代表性指令表示處理器內之各種邏輯，其在由機器讀取時使得該機器製作用來執行本文所述技術之邏輯。稱為「IP核心」之此等表示可儲存於有形機器可讀取媒體上且供應至各種客戶或製造設施以載入至實際製造該邏輯或處理器之製作機器 中。
此等機器可讀取儲存媒體可包括但不限於：由機器或器件製造或形成之物品的非暫時性有形配置，包括儲存媒體，諸如硬碟、任何其他類型之碟片，包括軟碟、光碟、光碟片唯讀記憶體(CD-ROM)、可重寫光碟片(CD-RW)及磁光碟；半導體器件，諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可規劃唯讀記憶體(EPROM)、快閃記憶體、電氣可抹除可規劃唯讀記憶體(EEPROM)、相變記憶體(PCM)；磁卡或光卡，或適合於儲存電子指令之任何其他類型之媒體。
因此，本發明之實施例亦包括含有指令或含有設計資料之非暫時性有形機器可讀取媒體，諸如硬體描述語言(HDL)，其界定本文中所描述之結構、電路、裝置、處理器及/或系統特徵。此等實施例亦可稱為程式產品。
仿真(包括二進位轉譯、碼變形，等)
在一些情況下，可使用指令轉換器來將指令自源指令集轉換為目標指令集。舉例而言，指令轉換器可轉譯(例如，使用靜態二進位轉譯、動態二進位轉譯，包括動態編譯)、變形、模擬或以其他方式將指令轉換為將由核心處理之一或多個其他指令。指令轉換器可以軟體、硬體、韌體或其組合來實行。指令轉換器可在處理器上、在處理器外，或部分在處理器上部分在處理器外。圖17 為根據本發明之實施例之對比一軟體指令轉換器之使 用的方塊圖，該軟體指令轉換器用來將源指令集形式之二進位指令轉換成目標指令集形式之二進位指令。在所例示之實施例中，該指令轉換器為軟體指令轉換器，但指令轉換器可替代地以軟體、韌體、硬體或其各種組合之形式來實施。圖17展示出可使用X86編譯器1704來編譯高階語言1702形式之程式以產生X86二進位碼1706，該X86二進位碼1706可由具有至少一X86指令集核心之處理器1716來在本機執行。具有至少一X86指令集核心之處理器1716代表可藉由相容地執行或以其他方式處理以下內容來執行與具有至少一X86指令集核心之Intel處理器之功能實質上相同的功能以實現與具有至少一X86指令集核心之Intel處理器之結果基本相同的結果的任何處理器：(1)Intel X86指令集核心之指令集的大部分；或(2)以在具有至少一X86指令集核心之Intel處理器上運行為目標之應用或其他軟體的目標碼版本。X86編譯器1704代表可操作以產生X86二進位碼1706(例如，目標碼)之編譯器，該X86二進位碼可在具有至少一X86指令集核心之處理器1716上執行，無論是否具有額外鏈接處理。類似地，圖17展示出可使用一替代指令集編譯器1708來編譯高階語言1702形式之程式以產生替代指令集二進位碼1710，該替代指令集二進位碼1710可由不具有至少一X86指令集核心之處理器1714(例如，由加利福尼亞州森尼維爾市之MIPS技術公司生產的具有執行MIPS指令集之核心的處理器，及/或由加利福尼亞州森尼維爾市之ARM控股公司生產之具有執行ARM指令集之核心的處理器)在本機執 行。指令轉換器1712用來將X86二進位碼1706轉換成可由不具有X86指令集核心之處理器1714在本機執行之碼。此經轉換之碼不可能與替代指令集二進位碼1710相同，因為能夠使兩者相同之指令轉換器難以製造；然而，該經轉換之碼將實現一般操作，且由來自該替代指令集之指令組成。因此，指令轉換器1712代表軟體、韌體、硬體或其組合，其經由仿真、模擬或任何其他處理而允許不具有X86指令集處理器或核心之處理器或其他電子裝置執行X86二進位碼1706。
101‧‧‧源寫入遮罩暫存器
103‧‧‧目的地向量暫存器

Claims (20)

  1. 一種響應於一個使用遮罩之單一向量緊縮一元解碼指令而在一電腦處理器中使用遮罩來執行向量緊縮一元值解碼的方法，該使用遮罩之單一向量緊縮一元解碼指令包括一目的地向量暫存器運算元、一源寫入遮罩暫存器運算元及一運算碼，該方法包含下列步驟：執行該使用遮罩之單一向量緊縮一元解碼指令以判定並解碼儲存於該源寫入遮罩暫存器中之該等一元編碼值；及將每個經判定並解碼之一元編碼值儲存於該目的地暫存器之緊縮資料元件位置中作為緊縮資料元件，該等緊縮資料元件位置對應於該等一元編碼值在該源寫入遮罩暫存器中之位置。
  2. 如申請專利範圍第1項之方法，其中每個一元編碼值係以下述格式被儲存，即其在該寫入遮罩中之最高有效位元位置係1值而且有零個或更多個0值繼該1值之後在該目的地寫入遮罩暫存器之比該1值之位元位置的有效級更低的位元位置中。
  3. 如申請專利範圍第1項之方法，其中該源向量暫存器的該經解碼之最低有效一元編碼值係被儲存於該目的地暫存器之該最低有效緊縮資料元件位置中。
  4. 如申請專利範圍第1項之方法，其中該源寫入遮罩暫存器為16位元。
  5. 如申請專利範圍第1項之方法，其中該源寫入遮罩暫存器為64位元。
  6. 如申請專利範圍第1項之方法，其中在該等經解碼之一元編碼值全部都被儲存於該目的地暫存器中之後，該目的地向量暫存器之所有剩餘緊縮資料元件位置係被設定為全1。
  7. 如申請專利範圍第1項之方法，其中該執行步驟包含：判定該源寫入遮罩暫存器之一最低有效位元位置是否為0；若其值為0，則判定該源遮罩暫存器之下一最低有效位元位置一值且維持對前面的0的計數；若其值不為0，則該經解碼之緊縮一元值為前面的0的數目。
  8. 如申請專利範圍第1項之方法，其中該目的地向量暫存器之大小為128、256或512位元。
  9. 一種用於使用遮罩以執行向量緊縮一元解碼之製品，其包含：一有形機器可讀儲存媒體，其上儲存有一指令之出現，其中該指令之格式指定一寫入遮罩暫存器作為其源運算元，且指定一單一目的地暫存器作為其目的地，且其中該指令格式包括一運算碼，該運算碼響應於該單一指令之該單一出現而指示一機器去致使對於儲存在該源寫入遮罩暫存器中之一元編碼值之判定及解碼，並致使儲存每一經判定及解碼之一元編碼值於該目的地暫 存器之緊縮資料元件位置中作為緊縮資料元件，該等緊縮資料元件位置對應於該等一元編碼值在該源寫入遮罩暫存器中的位置。
  10. 如申請專利範圍第9項之製品，其中每個一元編碼值係以下述格式被儲存，即其在該寫入遮罩中之最高有效位元位置係1值而且有零個或更多個0值繼該1值之後在該目的地寫入遮罩暫存器之比該1值之位元位置的有效級更低的位元位置中。
  11. 如申請專利範圍第9項之製品，其中該源向量暫存器的該經解碼之最低有效一元編碼值係被儲存於該目的地暫存器之該最低有效緊縮資料元件位置中。
  12. 如申請專利範圍第9項之製品，其中該源寫入遮罩暫存器為16位元。
  13. 如申請專利範圍第9項之製品，其中該源寫入遮罩暫存器為64位元。
  14. 如申請專利範圍第9項之製品，其中在該等經解碼之一元編碼值全部都被儲存於該目的地暫存器中之後，該目的地向量暫存器之所有剩餘緊縮資料元件位置係被設定為全1。
  15. 如申請專利範圍第9項之製品，其進一步：判定該源寫入遮罩暫存器之一最低有效位元位置是否為0；若其值為0，則判定該源遮罩暫存器之下一最低有效位元位置一值且維持對前面的0的計數； 若其值不為0，則該經解碼之緊縮一元值為前面的0的數目。
  16. 一種用於使用遮罩以執行向量緊縮一元解碼之裝置，其包含：一硬體解碼器，其用來解碼一個使用遮罩之單一向量緊縮一元解碼指令，該使用遮罩之單一向量緊縮一元解碼指令包括一目的地向量暫存器運算元、一源寫入遮罩暫存器運算元及一運算碼；執行邏輯，其用來判定並解碼儲存於該源寫入遮罩暫存器中之該等一元編碼值，並將每個經判定及解碼之一元編碼值儲存於該目的地暫存器之緊縮資料元件位置中作為緊縮資料元件，該等緊縮資料元件位置對應於該等一元編碼值在該源寫入遮罩暫存器中的位置。
  17. 如申請專利範圍第16項之裝置，其中每個一元編碼值係以下述格式被儲存，即其在該寫入遮罩中之最高有效位元位置係1值及而且有零個或更多個0值值繼該1值之後在該目的地寫入遮罩暫存器之比該1值之位元位置的有效級更低的位元位置中。
  18. 如申請專利範圍第16項之裝置，其中該源向量暫存器的該經解碼之最低有效一元編碼值係被儲存於該目的地暫存器之該最低有效緊縮資料元件位置中。
  19. 如申請專利範圍第16項之裝置，其中該源寫入遮罩暫存器為16位元。
  20. 如申請專利範圍第16項之裝置，其中該源寫入遮罩暫存器為64位元。
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