TWI482086B - 用以於緊縮資料元件上執行差分編碼之系統、裝置及方法 - Google Patents

用以於緊縮資料元件上執行差分編碼之系統、裝置及方法 Download PDF

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TWI482086B
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Description

用以於緊縮資料元件上執行差分編碼之系統、裝置及方法 發明領域
本發明領域大體而言係關於電腦處理器架構，且更具體言之，係關於在執行時產生一特定結果之指令。
 發明背景
指令集或指令集架構(ISA)為電腦架構之與程式規劃有關的部分，且可包括原生資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處置，以及外部輸入及輸出(I/O)。指令一詞在本文中大體係指巨集指令，亦即，提供至處理器(或轉譯(例如，使用靜態二進位轉譯、動態二進位轉譯，包括動態編譯)、變形、模擬或以其他方式將指令轉換為將由處理器處理之一或多個其他指令的指令轉換器)以供執行的指令，其與微指令或微作業(micro-op)相對，微指令或微作業為處理器之解碼器對巨集指令進行解碼之結果。
ISA與微架構相區分，微架構為實行指令集之處 理器的內部設計。具有不同微架構之處理器可共用共同指令集。例如，Intel®奔騰4(Pentium 4)處理器、Intel® CoreTM 處理器與購自Advanced Micro Devices公司(Sunnyvale CA)之處理器實行幾乎相同的x86指令集版本(具有已被添加較新版本的一些擴充)，但具有不同的內部設計。例如，可使用熟知技術在不同微架構中以不同方式實行ISA之相同暫存器架構，該等技術包括專用實體暫存器、一或多個使用暫存器重新命名機制(例如，使用暫存器別名表(RAT)、重排緩衝器(ROB)及收回暫存器檔案；使用多個暫存器對映表及一暫存器集區)動態分配之實體暫存器，等等。除非另外指出，否則片語暫存器架構、暫存器檔案及暫存器在本文中用來代表軟體/程式設計師可見之暫存器架構、暫存器檔案及暫存器以及指令指定暫存器之方式。在需要明確性的情況下，形容詞邏輯的、架構的或軟體可見的將用來指示處於暫存器架構中之暫存器/檔案，而不同形容詞可用來指明處於給定微架構中之暫存器(例如，實體暫存器、重排暫存器、收回暫存器、暫存器集區)。
指令集包括一或多個指令格式。給定指令格式界定各種欄位(位元數目、位元位置)來尤其指定將執行的運算(運算碼)及將被執行該運算的運算元。一些指令格式藉由定義指令模板(或子格式)而進一步分解。例如，給定指令格式之指令模板可經定義而具有指令格式之欄位的不同子集(所包括之欄位通常處於相同次序，但至少一些具有不同位元位置，此係因為包括較少欄位)及/或經定義而具有以不同 方式解譯之給定欄位。因此，ISA之每一指令係使用給定指令格式(且若定義，則在該指令格式之指令模板中的給定一者中)來表達，且包括用於指定運算及運算元之欄位。例如，示範性ADD指令具有特定運算碼及指令格式，該指令格式包括用來指定該運算碼之運算碼欄位及用來選擇運算元之運算元欄位(來源1/目的地及來源2)；且此ADD指令在一指令流中之出現將在選擇特定運算元之運算元欄位中具有特定內容。
科學、金融、自動向量化一般目的、RMS(辨識、採擷及合成)以及視覺及多媒體應用(例如，2D/3D圖形、影像處理、視訊壓縮/解壓縮、語音辨識演算法及音訊調處)常常需要對大量資料項執行相同操作(稱為「資料平行處理」)。單指令多資料(SIMD)係指使得處理器對多個資料項執行一操作之一種類型的指令。SIMD技術尤其適合於在邏輯上可將暫存器中之位元劃分為數個固定大小資料元素之處理器，該等資料元素中之每一者表示一分開的值。例如，256位元暫存器中之位元可作為以下各者而被指定為將被操作之來源運算元：4個獨立64位元緊縮資料元素(四字組(Q)大小資料元素)、8個獨立32位元緊縮資料元素(雙字組(D)資料元素)、16個獨立16位元緊縮資料元素(字組(W)大小資料元素)，或32個獨立8位元資料元素(位元組(B)大小資料元素)。此類型的資料稱為緊縮資料類型或向量資料類型，且此資料類型之運算元稱為緊縮資料運算元或向量運算元。換言之，緊縮資料項或向量係指一序列緊縮資料元素，且 緊縮資料運算元或向量運算元為SIMD指令(亦稱為緊縮資料指令或向量指令)之來源運算元或目的地運算元。
舉例而言，一種類型的SIMD指令指定將以垂直方式對兩個來源向量運算元執行單一向量操作，以生成具有相同大小、具有相同數目個資料元素且處於相同資料元素次序的目的地向量運算元(亦稱為結果向量運算元)。來源向量運算元中之資料元素稱為來源資料元素，而目的地向量運算元中之資料元素稱為目的地資料元素或結果資料元素。此等來源向量運算元具有相同大小且含有具有相同寬度的資料元素，且因此其含有相同數目個資料元素。在兩個來源向量運算元中處於相同位元位置的來源資料元素形成資料元素對(亦稱為對應資料元素；亦即，每一來源運算元之資料元素位置0中的資料元素相對應，每一來源運算元之資料元素位置1中的資料元素相對應，依此類推)。由該SIMD指令指定之操作對於來源資料元素之此等對中的每一者分開執行，以生成匹配數目個結果資料元素，且因此每一對資料元素具有一對應結果資料元素。由於該操作為垂直的且由於結果向量運算元為相同大小、具有相同數目個資料元素，且結果資料元素係以與來源向量運算元相同之資料元素次序儲存，因此結果資料元素在結果向量運算元中處於與其在來源向量運算元中之對應來源資料元素對相同的位元位置。除了此示範性類型的SIMD指令之外，亦存在多種其他類型的SIMD指令(例如，具有僅一個或具有兩個以上來源向量運算元、以水平方式操作、生成具有不 同大小的結果向量運算元、具有不同大小的資料元素，及/或具有不同資料元素次序)。應理解，目的地向量運算元(或目的地運算元)一詞係定義為執行由一指令指定之運算的直接結果，包括將該目的地運算元儲存於一位置(不管其為暫存器還是由該指令指定之記憶體位置)，以使得其可由另一指令作為來源運算元而存取(藉由由該另一指令指定相同位置)。
諸如由具有一指令集(包括x86、MMXTM 、串流式SIMD擴充(SSE)、SSE2、SSE3、SSE4.1，及SSE4.2指令)之Intel® CoreTM 處理器使用的SIMD技術之SIMD技術已實現應用效能之顯著改良。被稱為高級向量擴充(AVX)(AVX1及AVX2)且使用向量擴充(VEX)編碼方案之一組額外SIMD擴充已被發佈及/或公開(例如，見Intel® 64及IA-32架構軟體開發人員手冊(Intel® 64 and IA-32 Architectures Software Developers Manual)，2011年10月；且見Intel® 高級向量擴充程式設計參考(Intel® Advanced Vector Extensions Programming Reference)，2011年6月)。
依據本發明之一實施例，係特地提出一種使用一單一向量緊縮差分編碼指令在一來源之緊縮資料元件上執行差分編碼且將結果儲存於一目的地之緊縮資料元件中的方法，該方法包含之步驟為□在一處理器核心之執行資源中，執行一解碼向量緊縮差分編碼指令，該解碼向量緊縮差分編碼指令包括一來源運算元及一目的地運算元，其各 具有多個緊縮資料元件，以便計算針對該來源運算元之各緊縮資料元件位置的一值，該值為該緊縮資料元件減去立即次有效的一緊縮資料元件；以及針對各計算值，將該值儲存於該目的地運算元中對應於該來源運算元之該緊縮資料元件位置的一緊縮資料元件位置中。
101‧‧‧來源向量暫存器
103‧‧‧目的地向量暫存器
201~209、301~309‧‧‧方塊
602‧‧‧VEX前綴
605‧‧‧REX欄位
615‧‧‧運算碼對映欄位
620‧‧‧VEX.vvvv
625‧‧‧前綴編碼欄位
630‧‧‧實際運算碼欄位
640‧‧‧Mod R/M位元組
642‧‧‧基本操作欄位
644‧‧‧暫存器索引欄位
646‧‧‧R/M欄位
650‧‧‧SIB位元組
652‧‧‧SS
654‧‧‧SIB.xxx
656‧‧‧SIB.bbb
662‧‧‧位移欄位
664‧‧‧W欄位
668‧‧‧大小欄位
672‧‧‧立即欄位(IMM8)
700‧‧‧一般向量友善指令格式
705‧‧‧非記憶體存取
710‧‧‧非記憶體存取、完全捨位控制型操作
712‧‧‧非記憶體存取、寫入遮罩控制、部分捨位控制型操作
715‧‧‧資料變換型操作
717‧‧‧非記憶體存取、寫入遮罩控制、vsize型操作
720‧‧‧記憶體存取
725‧‧‧記憶體存取、暫時
727‧‧‧記憶體存取、寫入遮罩控制
730‧‧‧記憶體存取、非暫時
740‧‧‧格式欄位
742‧‧‧基本操作欄位
744‧‧‧暫存器位址欄位
746‧‧‧修飾符欄位
750‧‧‧擴增操作欄位
752‧‧‧α欄位
752A‧‧‧RS欄位
752A.1‧‧‧捨位
752A.2‧‧‧資料變換
752B‧‧‧收回提示欄位
752B.1‧‧‧暫時
752B.2‧‧‧非暫時
752C‧‧‧寫入遮罩控制(Z)欄位
754‧‧‧β欄位
754A‧‧‧捨位控制欄位
754B‧‧‧資料變換欄位
754C‧‧‧資料調處欄位
756‧‧‧抑制所有浮點異常(SAE)欄位
757A‧‧‧RL欄位
757A.1‧‧‧捨位欄位
757A.2‧‧‧向量長度(VSIZE)
757B‧‧‧廣播欄位
758‧‧‧捨位操作控制欄位
759A‧‧‧捨位操作欄位
759B‧‧‧向量長度欄位
760‧‧‧比例欄位
762A‧‧‧位移欄位
762B‧‧‧位移因數欄位
764‧‧‧資料元件寬度欄位
768‧‧‧類別欄位
768A‧‧‧類別A
768B‧‧‧類別B
770‧‧‧寫入遮罩欄位
772‧‧‧立即欄位
774‧‧‧完整的運算碼欄位
800‧‧‧特定向量友善指令格式
802‧‧‧EVEX前綴
805‧‧‧REX欄位
810‧‧‧REX’欄位
815‧‧‧運算碼對映欄位
820‧‧‧EVEX.vvvv欄位
825‧‧‧前綴編碼欄位
830‧‧‧實際運算碼欄位
840‧‧‧MOD R/M欄位
842‧‧‧MOD欄位
844‧‧‧Reg欄位
846‧‧‧R/M欄位
854‧‧‧SIB.xxx
856‧‧‧SIB.bbb
900‧‧‧暫存器架構
910‧‧‧向量暫存器
915‧‧‧寫入遮罩暫存器
925‧‧‧通用暫存器
945‧‧‧純量浮點堆疊暫存器檔案
950‧‧‧MMX緊縮整數平板暫存器檔案
1000‧‧‧處理管線
1002‧‧‧擷取級段
1004‧‧‧長度解碼級段
1006‧‧‧解碼級段
1008‧‧‧分配級段
1010‧‧‧重新命名級段
1012‧‧‧排程級段
1014‧‧‧暫存器讀取/記憶體讀取級段
1016‧‧‧執行級段
1018‧‧‧回寫/記憶體寫入級段
1022‧‧‧異常處置級段
1024‧‧‧確認級段
1030‧‧‧前端單元
1032‧‧‧分支預測單元
1034‧‧‧指令快取記憶體單元
1036‧‧‧指令轉譯後備緩衝器(TLB)
1038‧‧‧指令擷取單元
1040‧‧‧解碼單元
1050‧‧‧執行引擎單元
1052‧‧‧重新命名/分配器單元
1054‧‧‧引退單元
1056‧‧‧排程器單元
1058‧‧‧實體暫存器檔案單元
1060‧‧‧執行叢集
1062‧‧‧執行單元
1064‧‧‧記憶體存取單元
1070‧‧‧記憶體單元
1072‧‧‧資料TLB單元
1074‧‧‧資料快取記憶體單元
1076‧‧‧L2快取記憶體單元
1100‧‧‧指令解碼器
1102‧‧‧互連網路
1104‧‧‧L2快取記憶體局域子集
1106‧‧‧L1快取記憶體
1106A‧‧‧L1資料快取記憶體
1108‧‧‧純量單元
1110‧‧‧向量單元
1112‧‧‧純量暫存器
1114‧‧‧向量暫存器
1120‧‧‧拌和單元
1122A、1122B‧‧‧數值轉換單元
1124‧‧‧複製單元
1126‧‧‧寫入遮罩暫存器
1128‧‧‧寬度為16之ALU
1200‧‧‧處理器
1202A-N‧‧‧核心
1204A-N‧‧‧快取記憶體單元
1206‧‧‧共享快取記憶體單元
1208‧‧‧專用邏輯
1210‧‧‧系統代理
1212‧‧‧環式互連單元
1214‧‧‧整合型記憶體控制器單元
1216‧‧‧匯流排控制器單元
1300‧‧‧系統
1310、1315‧‧‧處理器
1320‧‧‧控制器集線器
1340‧‧‧記憶體
1345‧‧‧共處理器
1350‧‧‧輸入/輸出集線器
1360‧‧‧輸入/輸出(I/O)裝置
1390‧‧‧圖形記憶體控制器集線器(GMCH)
1395‧‧‧連接
1400‧‧‧第一更特定的示範性系統
1414、1514‧‧‧I/O裝置
1415‧‧‧額外處理器
1416‧‧‧第一匯流排
1418‧‧‧匯流排橋接器
1420‧‧‧第二匯流排
1422‧‧‧鍵盤及/或滑鼠
1424‧‧‧音訊I/O
1427‧‧‧通訊裝置
1428‧‧‧儲存單元
1430‧‧‧指令/程式碼及資料
1432、1434‧‧‧記憶體
1438‧‧‧共處理器
1439‧‧‧高效能介面
1450‧‧‧點對點互連
1452、1454、1486、1488‧‧‧P-P介面
1470‧‧‧第一處理器
1472‧‧‧整合型記憶體控制器(IMC)單元
1476、1478‧‧‧點對點(P-P)介面
1480‧‧‧第二處理器
1482‧‧‧整合型記憶體控制器(IMC)單元
1490‧‧‧晶片組
1494、1498‧‧‧點對點介面電路
1496‧‧‧介面
1500‧‧‧第二更特定的示範性系統
1515‧‧‧舊式I/O裝置
1600‧‧‧系統單晶片
1602‧‧‧互連單元
1610‧‧‧應用處理器
1620‧‧‧共處理器
1630‧‧‧靜態隨機存取記憶體(SRAM)單元
1632‧‧‧直接記憶體存取(DMA)單元
1640‧‧‧顯示單元
1702‧‧‧高階語言
1704‧‧‧x86編譯器
1706‧‧‧x86二進位碼
1708‧‧‧替代性指令集編譯器
1710‧‧‧替代性指令集二進位碼
1712‧‧‧指令轉換器
1714‧‧‧不具有至少一個x86指令集核心之處理器
1716‧‧‧具有至少一個x86指令集核心之處理器
在隨附圖式之各圖中藉由實例而非限制來說明本發明，其中相似參考符號指示類似元件，且其中：圖1 例示出用於VPDELTAENCODE之示範性指令之操作的示範性示例。
圖2 例示出在處理器中使用VPDELTAENCODE指令之實施例。
圖3 例示出用於處理VPDELTAENCODE指令之方法之實施例。
圖4 例示出用於執行該指令之方法的偽碼實行方案之實例。
圖5 例示出根據本發明之一實施例之一位有效位元向量寫入遮罩元件之數目與向量大小及資料元件大小之間的關聯。
圖6A 例示出示範性AVX指令格式。
圖6B 例示出圖6A的哪些欄位組成完整的運算碼欄位以及基本操作欄位。
圖6C 例示出圖6A的哪些欄位組成暫存器索引欄位。
圖7A至圖7B 係例示出根據本發明之實施例之一般向量友善指令格式及其指令模板的方塊圖。
圖8A至圖8D 係例示出根據本發明之實施例之示範性特定向量友善指令格式的方塊圖。
圖9 係根據本發明之一實施例之暫存器架構的方塊圖。
圖10A 係例示出根據本發明之實施例之如下兩者的方塊圖：示範性循序(in-order)管線，以及示範性暫存器重新命名亂序(out-of-order)發佈/執行管線。
圖10B 係例示出如下兩者之方塊圖：循序架構核心的示範性實施例，以及示範性暫存器重新命名亂序發佈/執行架構核心，上述兩者將包括於根據本發明之實施例的處理器中。
圖11A至圖11B 例示出更特定的示範性循序核心架構之方塊圖，該核心將係晶片中的若干邏輯區塊(包括相同類型及/或不同類型的其他核心)中之一者。
圖12 係根據本發明之實施例之處理器的方塊圖，該處理器可具有一個以上核心，可具有整合型記憶體控制器，且可具有整合型圖形元件(graphics)。
圖13 係根據本發明之一實施例之示範性系統的方塊圖。
圖14 係根據本發明之一實施例之第一更特定的示範性系統之方塊圖。
圖15 係根據本發明之一實施例之第二更特定的 示範性系統之方塊圖。
圖16 係根據本發明之一實施例之SoC(系統單晶片)的方塊圖。
圖17 係對照根據本發明之實施例之軟體指令轉換器的用途之方塊圖，該轉換器係用以將來源指令集中之二進位指令轉換成目標指令集中之二進位指令。
 詳細說明
在以下描述中，闡述眾多具體細節。然而，應理解，可在無此等具體細節之情況下實踐本發明之實施例。在其他實例中，尚未詳細展示熟知電路、結構及技術以不致混淆對此描述之理解。
說明書中所參考之「一個實施例」、「一實施例」、「示例性實施例」等指示所描述之實施例可能包括特定特徵、結構或特性，但每一實施例可不必包括該特定特徵、結構或特性。此外，該等詞語不必代表相同實施例。另外，在描述與一實施例有關之特定特徵、結構或特性時，認為無論是否明確描述，對與其他實施例有關之此特徵、結構或特性的影響係在熟習此項技術者之知識範圍。
概述
在以下描述中，在描述指令集架構中之此特定指令的操作之前，可能需要解釋一些術語。其中一詞稱為「寫入遮罩暫存器」，其一般而言用來確定一運算元以有條件地控制逐個元件計算操作(在下文，亦可使用遮罩暫存器一 詞，且其代表諸如下文論述之「k」暫存器之寫入遮罩暫存器)。如下文所使用，寫入遮罩暫存器儲存多個位元(16、32、64等)，其中寫入遮罩暫存器之每一有效位元在SIMD處理期間調處一向量暫存器之緊縮資料元件的操作/更新。通常有一個以上之寫入遮罩暫存器可供處理器核心使用。
指令集架構包括至少一些SIMD指令，該等SIMD指令指定向量操作並且具有用來自此等向量暫存器中選擇來源暫存器及/或目的地暫存器之欄位(一示範性SIMD指令可指定將要對該等向量暫存器中之一或多者之內容執行的向量操作，且該向量操作之結果將儲存於向量暫存器中之一者中)。本發明之不同實施例可具有不同大小之向量暫存器，且支援更大/更小/不同大小之資料元件。
由SIMD指令指定之多位元資料元件之大小(例如，位元組、字、雙字、四字組)決定了向量暫存器內「資料元件位置」之位元位置，而向量運算元之大小決定了資料元件之數目。緊縮資料元件代表儲存在特定位置處之資料。換言之，根據目的地運算元中資料元件之大小以及目的地運算元之大小(目的地運算元中之位元總數目)(或換種方式，根據目的地運算元之大小及目的地運算元內資料元件之數目)，所得向量運算元內多位元資料元件位置之位元位置發生改變(例如，若所得向量運算元之目的地為向量暫存器，則目的地向量暫存器內多位元資料元件位置之位元位置發生改變)。例如，在對32位元資料元件進行之向量操作(資料元件位置0佔據位元位置31：0，資料元件位置1佔據 位元位置63：32，等等)與對64位元資料元件進行之向量操作(資料元件位置0佔據位元位置63：0，資料元件位置1佔據位元位置127：64，等等)之間，多位元資料元件之位元位置不同。
另外，如圖5中所展示，根據本發明之一實施例，一位有效位元向量寫入遮罩元件之數目與向量大小及資料元件大小之間存在關聯。展示了128位元、256位元及512位元之向量大小，但其他寬度亦係可能的。考慮8位元之位元組(B)、16位元之字(W)、32位元之雙字(D)或單倍精度浮點，及64位元之四字組(Q)或雙倍精度浮點，但其他寬度亦係可能的。如所展示，若向量大小為128位元，當向量之資料元件大小為8位元時，可使用16位元來用於遮蔽；當向量之資料元件大小為16位元時，可使用8位元來用於遮蔽；當向量之資料元件大小為32位元時，可使用4位元來用於遮蔽；且當向量之資料元件大小為64位元時，可使用2位元來用於遮蔽。若向量大小為256位元，當緊縮資料元件寬度為8位元時，可使用32位元來用於遮蔽；當向量之資料元件大小為16位元時，可使用16位元來用於遮蔽；當向量之資料元件大小為32位元時，可使用8位元來用於遮蔽；且當向量之資料元件大小為64位元時，可使用4位元來用於遮蔽。若向量大小為512位元，當向量之資料元件大小為8位元時，可使用64位元來用於遮罩；當向量之資料元件大小為16位元時，可使用32位元來用於遮罩；當向量之資料元件大小為32位元時，可使用16位元來用於遮罩；且當向量之資料 元件大小為64位元時，可使用8位元來用於遮罩。
根據向量大小及資料元件大小之組合，可使用全部64位元，抑或僅64位元之一子集來作為寫入遮罩。一般而言，當使用單一逐個元件遮蔽控制位元時，向量寫入遮罩暫存器中用於遮蔽之位元(有效位元)的數目等於向量之位元大小除以向量之資料元件的位元大小。
差分編碼常用於壓縮算法且減少編碼分類資料集所需要之位元數目。替代儲存每一值，儲存的是該值與其前一資料集之間的差值。作為一實例，若該起始資料為：I=[0,2,5,6,10，...]，該經差分編碼之版本即為D=[0,2,3,1,4...]。
以下為用於統稱為向量緊縮差分編碼(「VPDELTAENCODE」)指令之差分編碼的指令之實施例，及可用來執行此類指令之系統、架構、指令格式等等之實施例，該類指令有益於若干不同領域。VPDELTAENCODE之執行使得緊縮資料元件之集合儲存於向量暫存器中，其中儲存於目的地向量暫存器中的各個連續緊縮資料元件係自來源暫存器之對應緊縮資料元件減去來源向量暫存器之立即次有效緊縮資料元件。換言之，差分編碼係基於來源緊縮資料元件，藉由自該來源之當前緊縮資料元件減去先於該當前緊縮資料元件的緊縮資料元件來執行，且將此結果儲存於目的地向量暫存器之對應緊縮資料元件位置中。
圖1例示出用於VPDELTAENCODE之示範性指令之操作的示範性示例。在所例示之實例中，來源向量暫 存器101具有八個緊縮資料元件。如以上所詳述，向量暫存器中的緊縮資料元件數目取決於向量暫存器大小及緊縮資料元件大小。該兩種大小之間的關聯性之實例例示於圖RRR之表中。所展示為128位元、256位元及512位元之向量大小，但亦可能有其他寬度。考慮8位元之位元組(B)、16位元之字(W)、32位元之雙字(D)或單倍精度浮點，及64位元之四字組(Q)或雙倍精度浮點的資料元件大小，但其他寬度亦係可能的。例如，如該表中所示，256位元向量暫存器具有8個32位元之雙字。
在該實例中，來源暫存器之資料元件位置0(SRC[0])為「1」。(該實例中的所有值為十進位格式。)該值係儲存於目的地暫存器103之對應位置中(亦即，資料元件位置0或DST[0])。不自該資料元件位置執行減法，因為其為該來源之第一資料元件。在相鄰資料元件位置(SRC[1])處，值為「3」。自該值「3」減去最低有效資料元件位置(SRC[0])之「1」。所得的2儲存於目的地暫存器中第二資料元件位置處(亦即，資料元件位置1或DST[1])。對來源暫存器及目的地暫存器之所有資料元件位置重複該過程。雖然此上述說明展示獨立減法邏輯，但是可使用一或多個減法邏輯(亦即，硬體功能單元)。另外，在一些實施例中使用加法來達成減法之效果。
示範性格式
該指令之示範性格式為「VPDELTAENCODE R1、R2」，其中運算元R1及R2為向量暫存器(諸如128位元、 256位元、512位元暫存器等等)，且VPDELTAENCODE為該指令之運算碼。R1為目的地運算元且R2為來源運算元。在一些實施例中，VPDELTAENCODE指令在記憶體位置上替代在暫存器上來操作，及/或使用來源之立即值。可諸如經由使用對資料粒度位元之指示而在指令之「前綴」中界定資料元件之大小。在大多數實施例中，此位元將指示每一資料元件為32位元抑或64位元，但可使用其他變化。
執行之示範性方法
圖2例示出在處理器中使用VPDELTAENCODE指令之實施例。在201，擷取具有目的地運算元及來源運算元的VPDELTAENCODE指令。在一些實施例中，該目的地運算元及來源運算元均為512位元向量暫存器。
在203，藉由解碼邏輯來解碼VPDELTAENCODE指令。取決於指令之格式，可於該級段解譯各種資料，諸如是否將有資料變換、哪一暫存器進行寫入及檢索、存取什麼記憶體位址等等。
在205，檢索/讀取來源運算元值。例如，讀取來源暫存器。若該等來源運算元之一或兩者為記憶體運算元，即檢索與該運算元相關聯之資料元件。在一些實施例中，將來自記憶體之資料元件儲存於暫時暫存器中。
在207，藉由諸如處理器核心之一或多個功能單元的執行資源來執行VPDELTAENCODE指令(或包含此類指令之操作，諸如微操作)。VPDELTAENCODE之執行引起針對來源向量暫存器之各緊縮資料元件位置之值的計算， 該值包含減去立即次有效(of immediate lesser significance)之緊縮資料元件的緊縮資料元件。此可使用減法或負值之加法來完成。該等計算可順序地或並行地進行。
在209，將資料元件值儲存於目的地向量暫存器中。雖然207及209已獨立地例示出，但是在一些實施例中，其一起作為執行該指令之一部分來執行。
圖3例示出用於處理VPDELTAENCODE指令之方法之實施例。在該實施例中，假定一些(若非全部)操作201-205已在早期執行，然而，未將其示出以便不模糊以下提出之細節。例如，未展示出擷取及解碼，也未展示出運算元檢索。
在301，將來自來源向量暫存器之最低有效資料元件位置的緊縮資料元件的資料寫入目的地向量暫存器之對應位置(最低有效資料元件位置)。如圖1之實例中所例示，「1」自SRC[0]寫入DST[0]。
向量來源暫存器之下一(相鄰)最低有效緊縮資料元件位置具有來自次有效的緊縮資料元件位置之緊縮資料元件，該緊縮資料元件係於303藉由功能單元自該緊縮資料元件位置之緊縮資料元件減去。例如，參看圖1，自來自SRC[1]之「3」減去來自SRC[0]之「1」來產生結果「2」。
在305，將該結果儲存於對應於在303評估的目的地向量暫存器之下一(相鄰)最低有效緊縮資料元件位置的資料元件位置(亦即，DST[1])中。換言之，所計算的減法值係儲存於對應於該來源之所評估緊縮資料元件之位置處。
在307，對是否存在比前一評估緊縮資料元件位置立即更有效之緊縮資料元件位置做出判定。若不存在更多緊縮資料元件位置以供評估，則完成該指令之操作。然而，若該判定為肯定的，即執行303之減法。
圖4例示出用於執行該指令之方法的偽碼實行方案之實例。
示範性指令格式
本文中描述之指令之實施例可以不同格式來體現。例如，本文中描述之指令之可實施為VEX格式、一般向量友善格式或其他格式。下文論述VEX格式及一般向量友善格式之細節。另外，下文詳述示範性系統、架構及管線。可在此等系統、架構及管線上執行指令之實施例，但不限於詳述之彼等系統、架構及管線。
VEX指令格式
VEX編碼允許指令具有兩個以上運算元，且允許SIMD向量暫存器的長度超過128個位元。VEX前綴的使用提供三運算元(或更多)語法。例如，先前兩運算元指令執行諸如A=A+B的運算，此運算會覆寫來源運算元。VEX前綴的使用使得運算元能夠執行諸如A=B+C的非破壞性運算。
圖6A 展示出示範性AVX指令格式，其包括VEX前綴602、實際運算碼(real opcode)欄位630、Mod R/M位元組640、SIB位元組650、位移欄位662及IMM8 672。圖6B 展示出圖6A的哪些欄位組成完整的運算碼欄位674及基本操 作欄位642。圖6C 例示圖6A的哪些欄位組成暫存器索引欄位644。
VEX前綴(位元組0-2)602係按三位元組形式予以編碼。第一位元組係格式欄位640(VEX位元組0，位元[7：0])，其包含顯式C4位元組值(用於辨別C4指令格式的獨特值)。第二至第三位元組(VEX位元組1-2)包括提供特定能力的許多位元欄位。具體而言，REX欄位605(VEX位元組1，位元[7-5])由VEX.R位元欄位(VEX位元組1，位元[7]-R)、VEX.X位元欄位(VEX位元組1，位元[6]-X)及VEX.B位元欄位(VEX位元組1，位元[5]-B)組成。指令之其他欄位如此項技術中已知的來編碼暫存器索引之下三個位元(rrr、xxx及bbb)，因此藉由增添VEX.R、VEX.X及VEX.B而形成Rrrr、Xxxx及Bbbb。運算碼對映欄位615(VEX位元組1，位元[4：0]-mmmmm)包括用來編碼隱式引導運算碼位元組的內容。W欄位664(VEX位元組2，位元[7]-W)由符號VEX.W來表示，且取決於指令而提供不同功能。VEX.vvvv 620(VEX位元組2，位元[6：3]-vvvv)之作用可包括以下各者：1)VEX.vvvv編碼以反轉(1的補數)形式指定的第一來源暫存器運算元，且針對具有兩個或兩個以上來源運算元的指令有效；2)VEX.vvvv編碼針對某些向量移位以1的補數形式指定的目的地暫存器運算元；或3)VEX.vvvv不編碼任何運算元，該欄位得以保留且應包含1111b。若VEX.L 668大小欄位(VEX位元組2，位元[2]-L)=0，則其指示128位元的向量；若VEX.L=1，則其指示256位元的向量。前綴編碼欄 位625(VEX位元組2，位元[1：0]-pp)為基本操作欄位提供額外位元。
實際運算碼欄位630(位元組3)亦稱為運算碼位元組。在此欄位中指定運算碼之部分。
MOD R/M欄位640(位元組4)包括MOD欄位642(位元[7-6])、Reg欄位644(位元[5-3])及R/M欄位646(位元[2-0])。Reg欄位644之作用包括以下各者：編碼目的地暫存器運算元或來源暫存器運算元(rrr或Rrrr)，或者被視為運算碼擴展且不用來編碼任何指令運算元。R/M欄位646的作用包括以下各者：編碼參考記憶體位址之指令運算元，或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、索引、基址(SIB)-比例欄位650之內容(位元組5)包括用於記憶體位址產生的SS652(位元[7-6])。SIB.xxx 654之內容(位元[5-3])及SIB.bbb 656之內容(位元[2-0])已在先前關於暫存器索引Xxxx及Bbbb提到。
位移欄位662及立即欄位(IMM8)672含有位址資料。
一般向量友善指令格式
向量友善指令格式係適合於向量指令的指令格式(例如，存在特定針對向量運算的某些欄位)。雖然描述了經由向量友善指令格式支援向量運算及純量運算兩者的實施例，但替代性實施例僅使用向量運算向量友善指令格式。
圖7A至圖7B 係例示出根據本發明之實施例之一般向量友善指令格式及其指令模板的方塊圖。圖7A係例示 出根據本發明之實施例之一般向量友善指令格式及其類別A指令模板的方塊圖；而圖7B係例示出根據本發明之實施例之一般向量友善指令格式及其類別B指令模板的方塊圖。具體而言，一般向量友善指令格式700，針對其定義了類別A及類別B指令模板，兩個指令模板皆包括非記憶體存取705指令模板及記憶體存取720指令模板。在向量友善指令格式的情況下，術語一般代表不與任何特定指令集相關的指令格式。
雖然將描述的本發明之實施例中，向量友善指令格式支援以下各者：64個位元組的向量運算元長度(或大小)與32個位元(4個位元組)或64個位元(8個位元組)的資料元件寬度(或大小)(且因此，64個位元組的向量由16個雙字大小的元件或者8個四字大小的元件組成)；64個位元組的向量運算元長度(或大小)與16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；32個位元組的向量運算元長度(或大小)與32個位元(4個位元組)、64個位元(8個位元組)、16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；以及16個位元組的向量運算元長度(或大小)與32個位元(4個位元組)、64個位元(8個位元組)、16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；但替代性實施例可支援更大、更小及/或不同的向量運算元大小(例如，256個位元組的向量運算元)與更大、更小及/或不同的資料元件寬度(例如，128個位元(16個位元組)的資料元件寬度)。
圖7A中的類別A指令模板包括：1)在非記憶體存取705指令模板內，展示出非記憶體存取、完全捨位(full round)控制型操作710指令模板及非記憶體存取、資料變換型操作715指令模板；以及2)在記憶體存取720指令模板內，展示出記憶體存取、暫時725指令模板及記憶體存取、非暫時730指令模板。圖7B中的類別B指令模板包括：1)在非記憶體存取705指令模板內，展示出非記憶體存取、寫入遮罩控制、部分捨位控制型操作712指令模板及非記憶體存取、寫入遮罩控制、vsize型操作717指令模板；以及2)在記憶體存取720指令模板內，展示出記憶體存取、寫入遮罩控制727指令模板。
一般向量友善指令格式700包括以下欄位，下文按圖7A至圖7B中例示之次序列出該等欄位。
格式欄位740-在此欄位中的特定值(指令格式識別符值)獨特地識別向量友善指令格式，且因此識別呈向量友善指令格式的指令在指令串流中的出現。因而，此欄位在以下意義上來說係選擇性的：僅具有一般向量友善指令格式之指令集並不需要此欄位。
基本操作欄位742-其內容辨別不同的基本操作。
暫存器索引欄位744-其內容(直接或經由位址產生)指定來源及目的地運算元之位置，在暫存器或記憶體中。此等包括充足數目個位元，以自PxQ(例如，32x512、16x128、32x1024、64x1024)暫存器檔案選擇N個暫存器。雖然在一實施例中，N可至多為三個來源及一個目的地暫存 器，但替代性實施例可支援更多或更少的來源及目的地暫存器(例如，可支援至多兩個來源，其中此等來源中之一者亦可充當目的地，可支援至多三個來源，其中此等來源中之一者亦可充當目的地，可支援至多兩個來源及一個目的地)。
修飾符欄位746-其內容區分呈一般向量友善指令格式的指定記憶體存取之指令的出現與不指定記憶體存取之指令的出現；即，區分非記憶體存取705指令模板與記憶體存取720指令模板。記憶體存取操作讀取及/或寫入至記憶體階層(在一些情況下，使用暫存器中的值來指定來源及/或目的地位址)，而非記憶體存取操作不讀取及/或寫入至記憶體階層。雖然在一實施例中此欄位亦在執行記憶體位址計算的三種不同方式之間進行選擇，但替代性實施例可支援執行記憶體位址計算的更多、更少或不同的方式。
擴增操作欄位750-其內容辨別除基本操作外還將執行多種不同操作中之哪一者。此欄位係內容脈絡特定的。在本發明之一實施例中，此欄位分成類別欄位768、α(alpha)欄位752及β(beta)欄位754。擴增操作欄位750允許在單個指令而不是2個、3個或4個指令中執行各組常見操作。
比例欄位760-其內容允許針按比例縮放索引欄位之內容以用於記憶體位址產生(例如，針對使用2比例 *索引+基址之位址產生)。
位移欄位762A-其內容被用作記憶體位址產生之 部分(例如針對使用2比例 *索引+基址+位移之位址產生)。
位移因數欄位762B(請注意，位移欄位762A緊靠在位移因數欄位762B上方的並列定位指示使用一個欄位或另一個欄位)-其內容被用作記憶體位址產生之部分；其指定位移因數，將按記憶體位址之大小(N)按比例縮放該位移因，其中N係記憶體存取中之位元組之數目(例如，針對使用2比例 *索引+基址+按比例縮放後的位移的位址產生)。忽略冗餘的低位位元，且因此，將位移因數欄位之內容乘以記憶體運算元總大小(N)以便產生將用於計算有效位址的最終位移。N的值由處理器硬體在執行時間基於完整的運算碼欄位774(本文中稍後描述)及資料調處欄位754C予以判定。位移欄位762A及位移因數欄位762B在以下意義上來說係選擇性的：該等欄位不用於非記憶體存取705指令模板，及/或不同實施例可僅實施該兩個欄位中之一者或不實施該兩個欄位。
資料元件寬度欄位764-其內容辨別將使用許多資料元件寬度中之哪一者(在一些實施例中，針對所有指令；在其他實施例中，僅針對該等指令中之一些)。此欄位在以下意義上來說係選擇性的：若使用運算碼之某一態樣支援僅一個資料元件寬度及/或支援多個資料元件寬度，則不需要此欄位。
寫入遮罩欄位770-其內容以每資料元件位置為基礎控制目的地向量運算元中之該資料元件位置是否反映基本操作及擴增操作的結果。類別A指令模板支援合併-寫 入遮蔽，而類別B指令模板支援合併-寫入遮蔽及歸零-寫入遮蔽兩者。在合併時，向量遮罩允許保護目的地中之任何元件集合，以免在任何操作(由基本操作及擴增操作指定)執行期間更新；在另一實施例中，在對應的遮罩位元為0時，保持目的地之每一元件的舊值。相反地，當歸零時，向量遮罩允許目的地中之任何元件集合在任何操作(由基本操作及擴增操作指定)執行期間被歸零；在一實施例中，在對應的遮罩位元為0值時，將目的地之一元件設定為0。此功能性之一子集係控制被執行之操作的向量長度(即，被修改之元件(自第一個至最後一個)之跨度)之能力；然而，被修改之元件不一定連續。因此，寫入遮罩欄位770允許部分向量運算，其中包括載入、儲存、算術、邏輯等。雖然所描述的本發明之實施例中，寫入遮罩欄位770的內容選擇許多寫入遮罩暫存器中之一者，其含有將使用之寫入遮罩(且因此，寫入遮罩欄位770的內容間接識別將執行之遮蔽)，但替代性實施例改為或另外允許寫入遮罩欄位770的內容直接指定將執行之遮蔽。
立即欄位772-其內容允許指定立即。此欄位在以下意義上係選擇性的：在不支援立即的一般向量友善格式之實行方案中不存在此欄位，且在不使用立即的指令中不存在此欄位。
類別欄位768-其內容區分不同類別的指令。參看圖7A至圖7B，此欄位之內容在類別A指令與類別B指令之間進行選擇。在圖7A至圖7B中，使用圓角正方形來指示欄位 中存在特定值(例如，在圖7A至圖7B中針對類別欄位768分別為類別A 768A及類別B 768B)。
類別A指令模板
在類別A非記憶體存取705指令模板的情況下，α欄位752被解譯為RS欄位752A，其內容辨別將執行不同擴增操作類型中之哪一者(例如，針對非記憶體存取、捨位型操作710指令模板及非記憶體存取、資料變換型操作715指令模板，分別指定捨位752A.1及資料變換752A.2)，而β欄位754辨別將執行指定類型之操作中之哪一者。在非記憶體存取705指令模板的情況下，比例欄位760、位移欄位762A及位移比例欄位762B不存在。
非記憶體存取指令模板-完全捨位控制型操作
在非記憶體存取完全捨位控制型操作710指令模板中，β欄位754被解譯為捨位控制欄位754A，其內容提供靜態捨位。雖然在本發明之所描述實施例中，捨位控制欄位754A包括抑制所有浮點異常(SAE)欄位756及捨位操作控制欄位758，但替代性實施例可支援可將兩個此等概念編碼至同一欄位中或者僅具有此等概念/欄位中之一者或另一者(例如，可僅具有捨位操作控制欄位758)。
SAE欄位756-其內容辨別是否要停用異常事件報告；當SAE欄位756的內容指示啟用了抑制時，特定指令不報告任何種類之浮點異常旗標且不提出任何浮點異常處置程式。
捨位操作控制欄位758-其內容辨別要執行一組 捨位操作中之哪一者(例如，捨進(Round-up)、捨去(Round-down)、向零捨位(Round-towards-zero)及捨位至最近數值(Round-to-nearest))。因此，捨位操作控制欄位758允許以每指令為基礎改變捨位模式。在本發明之一實施例中，其中處理器包括用於指定捨位模式之控制暫存器，捨位操作控制欄位750的內容置換(override)該暫存器值。
非記憶體存取指令模板-資料變換型操作
在非記憶體存取資料變換型操作715指令模板中，β欄位754被解譯為資料變換欄位754B，其內容辨別將執行許多資料變換中之哪一者(例如，非資料變換、拌和、廣播)。
在類別A記憶體存取720指令模板的情況下，α欄位752被解譯為收回提示(eviction hint)欄位752B，其內容辨別將使用收回提示中之哪一者(在圖7A中，針對記憶體存取、暫時725指令模板及記憶體存取、非暫時730指令模板，分別指定暫時752B.1及非暫時752B.2)，而β欄位754被解譯為資料調處欄位754C，其內容辨別將執行許多資料調處操作(亦稱為原指令(primitive))中之哪一者(例如，非調處；廣播；來源的上轉換；及目的地的下轉換)。記憶體存取720指令模板包括比例欄位760，且選擇性地包括位移欄位762A或位移比例欄位762B。
向量記憶體指令在有轉換支援的情況下執行自記憶體的向量載入及至記憶體的向量儲存。如同常規向量指令一樣，向量記憶體指令以逐個資料元件的方式自記憶 體傳遞資料/傳遞資料至記憶體，其中實際被傳遞之元件係由被選為寫入遮罩之向量遮罩的內容指定。
記憶體存取指令模板-暫時
暫時資料係可能很快被再使用以便足以受益於快取的資料。然而，此係提示，且不同處理器可以不同方式實施提示，其中包括完全忽略該提示。
記憶體存取指令模板-非暫時
非暫時資料係不可能很快被再使用以便足以受益於第一階快取記憶體中之快取的資料，且應被賦予優先權來收回。然而，此係提示，且不同處理器可以不同方式實施提示，其中包括完全忽略該提示。
類別B指令模板
在類別B指令模板的情況下，α欄位752被解譯為寫入遮罩控制(Z)欄位752C，其內容辨別由寫入遮罩欄位770控制之寫入遮蔽應為合併還是歸零。
在類別B非記憶體存取705指令模板的情況下，β欄位754之部分被解譯為RL欄位757A，其內容辨別將執行不同擴增操作類型中之哪一者(例如，針對非記憶體存取、寫入遮罩控制、部分捨位控制型操作712指令模板及非記憶體存取、寫入遮罩控制、VSIZE型操作717指令模板，分別指定捨位757A.1及向量長度(VSIZE)757A.2)，而β欄位754之剩餘部分辨別將執行指定類型之操作中之哪一者。在非記憶體存取705指令模板的情況下，比例欄位760、位移欄位762A及位移比例欄位7621B不存在。
在非記憶體存取、寫入遮罩控制、部分捨位控制型操作710指令模板中，β欄位754之剩餘部分被解譯為捨位操作欄位759A，且異常事件報告被停用(特定指令不報告任何種類之浮點異常旗標且不提出任何浮點異常處置程式)。
捨位操作欄位759A-就像捨位操作欄位758一樣，其內容辨別要執行一組捨位操作中之哪一者(例如，捨進、捨去、向零捨位及捨位至最近數值)。因此，捨位操作控制欄位759A允許以每指令為基礎改變捨位模式。在本發明之一實施例中，其中處理器包括用於指定捨位模式之控制暫存器，捨位操作控制欄位750的內容置換該暫存器值。
在非記憶體存取、寫入遮罩控制、VSIZE型操作717指令模板中，β欄位754之剩餘部分被解譯為向量長度欄位759B，其內容辨別將對許多資料向量長度中之哪一者執行(例如，128、256或512個位元組)。
在類別B記憶體存取720指令模板的情況下，β欄位754之部分被解譯為廣播欄位757B，其內容辨別是否將執行廣播型資料調處操作，而β欄位754之剩餘部分被解譯為向量長度欄位759B。記憶體存取720指令模板包括比例欄位760，且選擇性地包括位移欄位762A或位移比例欄位762B。
關於一般向量友善指令格式700，完整的運算碼欄位774被展示出為包括格式欄位740、基本操作欄位742及資料元件寬度欄位764。雖然展示出的一實施例中，完整的運算碼欄位774包括所有此等欄位，但在不支援所有此等欄位的實施例中，完整的運算碼欄位774不包括所有此等欄 位。完整的運算碼欄位774提供運算碼(opcode)。
擴增操作欄位750、資料元件寬度欄位764及寫入遮罩欄位770允許以一般向量友善指令格式以每指令為基礎來指定此等特徵。
寫入遮罩欄位與資料元件寬度欄位的組合產生具型式之指令，因為該等指令允許基於不同資料元件寬度來應用遮罩。
在類別A及類別B中所建立的各種指令模板在不同情形中有益。在本發明之一些實施例中，不同處理器或處理器內的不同核心可僅支援類別A，僅支援類別B，或支援上述兩種類別。舉例而言，意欲用於通用計算的高效能通用亂序核心可僅支援類別B，主要意欲用於圖形及/或科學(通量)計算之核心可僅支援類別A，且意欲用於上述兩種計算的核心可支援上述兩種類別(當然，具有來自兩種類別之模板及指令的某種混合但不具有來自兩種類別之所有模板及指令的核心在本發明之範圍內)。單個處理器亦可包括多個核心，所有該等核心支援相同類別，或其中不同核心支援不同類別。舉例而言，在具有分開的圖形及通用核心之處理器中，主要意欲用於圖形及/或科學計算之圖形核心中之一者可僅支援類別A，而通用核心中之一或多者可為僅支援類別B的高效能通用核心，其具有亂序執行及暫存器重新命名，意欲用於通用計算。不具有分開的圖形核心之另一處理器可包括支援類別A及類別B兩者的一或多個通用循序或亂序核心。當然，在本發明之不同實施例中，來自 一個類別的特徵亦可實施於另一類別中。用高階語言撰寫之程式將被翻譯(例如，即時編譯或靜態編譯)成各種不同可執行形式，其中包括：1)僅具有目標處理器所支援執行之類別的指令之形式；或2)具有替代性常式且具有控制流碼之形式，其中該等常式係使用所有類別的指令之不同組合來撰寫的，該控制流碼基於當前正在執行該碼的處理器所支援之指令來選擇要執行的常式。
示範性特定向量友善指令格式
圖8 係例示出根據本發明之實施例之示範性特定向量友善指令格式的方塊圖。圖8展示出特定向量友善指令格式800，該格式在以下意義上係特定的：其指定欄位之位置、大小、解譯及次序以及彼等欄位中之一些的值。特定向量友善指令格式800可用來擴展x86指令集，且因此，該等欄位中之一些與現有x86指令集及其擴展(例如AVX)中所使用的欄位類似或相同。此格式保持與現有x86指令集以及擴展的前綴編碼欄位、實際運算碼位元組欄位、MOD R/M欄位、SIB欄位、位移欄位及立即欄位一致。從圖7之欄位例示圖8之欄位對映至該等欄位中。
應理解，雖然出於說明目的在一般向量友善指令格式700的情況下參考特定向量友善指令格式800來描述本發明之實施例，但除非主張，否則本發明不限於特定向量友善指令格式800。例如，一般向量友善指令格式700考量了各種欄位之各種可能大小，而特定向量友善指令格式800被示出為具有特定大小的欄位。藉由特定實例，雖然在特 定向量友善指令格式800中將資料元件寬度欄位764說明為一個位元的欄位，但本發明不限於此(亦即，一般向量友善指令格式700考量了資料元件寬度欄位764之其他大小)。
一般向量友善指令格式700包括以下欄位，下文按圖8A中例示之次序列出該等欄位。
EVEX前綴(位元組0-3)802-以四位元組形式予以編碼。
格式欄位740(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)係格式欄位740，且其含有0x62(在本發明之一實施例中，用來辨別向量友善指令格式的獨特值)。
第二至第四位元組(EVEX位元組1-3)包括提供特定能力之許多位元欄位。
REX欄位805(VEX位元組1，位元[7-5])由EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)及757BEX位元組1，位元[5]-B)組成。EVEX.R、EVEX.X及EVEX.B位元欄位提供的功能性與對應的VEX位元欄位相同，且係使用1的補數形式予以編碼，亦即，ZMM0係編碼為1111B，ZMM15係編碼為0000B。指令之其他欄位如此項技術中已知的來編碼暫存器索引之下三個位元(rrr、xxx及bbb)，因此藉由增添EVEX.R、EVEX.X及EVEX.B而形成Rrrr、Xxxx及Bbbb。
REX’欄位710-此係REX’欄位710之第一部分，且係用來編碼擴展式32暫存器組的上16或下16個暫存器之EVEX.R’位元欄位(EVEX位元組1，位元[4]-R’)。在本發明 之一實施例中，以位元反轉格式儲存此位元與如下文所指示之其他位元，以區別於(以熟知的x86 32位元模式)BOUND指令，其實際運算碼位元組為62，但在MOD R/M欄位(下文描述)中不接受MOD欄位中的值11；本發明之替代性實施例不以反轉格式儲存此位元與下文所指示之其他位元。使用值1來編碼下16個暫存器。換言之，藉由組合EVEX.R’、EVEX.R及來自其他欄位的其他RRR，形成R’Rrrr。
運算碼對映欄位815(EVEX位元組1，位元[3：0]-mmmm)-其內容編碼隱式引導運算碼位元組(0F、0F 38或0F 3)。
資料元件寬度欄位764(EVEX位元組2，位元[7]-W)-係由符號EVEX.W表示。EVEX.W用來定義資料類型之細微度(大小)(32位元的資料元件或64位元的資料元件)。
EVEX.vvvv 820(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvvv的作用可包括以下各者：1)EVEX.vvvv編碼以反轉(1的補數)形式指定的第一來源暫存器運算元，且針對具有兩個或兩個以上來源運算元的指令有效；2)EVEX.vvvv編碼針對某些向量移位以1的補數形式指定的目的地暫存器運算元；或3)EVEX.vvvv不編碼任何運算元，該欄位得以保留且應包含1111b。因此，EVEX.vvvv欄位820編碼以反轉(1的補數)形式儲存的第一來源暫存器指定符之4個低位位元。取決於指令，使用額外的不同EVEX位元欄位將指定符大小擴展成32個暫存器。
EVEX.U 768類別欄位(EVEX位元組2，位元[2]-U)-若EVEX.U=0，則其指示類別A或EVEX.U0；若EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位825(EVEX位元組2，位元[1：0]-pp)-提供基本操作欄位之額外位元。除了以EVEX前綴格式提供對舊式SSE指令的支援，此亦具有緊縮SIMD前綴的益處(不需要一個位元組來表達SIMD前綴，EVEX前綴僅需要2個位元)。在一實施例中，為了以舊式格式及EVEX前綴格式支援使用SIMD前綴(66H、F2H、F3H)之舊式SSE指令，將此等舊式SIMD前綴編碼至SIMD前綴編碼欄位中；且在執行時間將其展開成舊式SIMD前綴，然後提供至解碼器之PLA(因此PLA可執行此等舊式指令的舊式格式及EVEX格式兩者，而無需修改)。雖然較新的指令可直接使用EVEX前綴編碼欄位之內容作為運算碼擴展，但某些實施例以類似方式展開以獲得一致性，但允許此等舊式SIMD前綴指定不同含義。替代性實施例可重新設計PLA來支援2位元的SIMD前綴編碼，且因此不需要該展開。
α欄位752(EVEX位元組3，位元[7]-EH；亦稱為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制及EVEX.N；亦由α說明)-如先前所描述，此欄位係內容脈絡特定的。
β欄位754(EVEX位元組3，位元[6：4]-SSS，亦稱為EVEX.s2-0 、EVEX.r2-0 、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦由βββ說明)-如先前所描述，此欄位係內容 脈絡特定的。
REX’欄位710-此係REX’欄位之剩餘部分，且係可用來編碼擴展式32暫存器組的上16或下16個暫存器之EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)。以位元反轉格式儲存此位元。使用值1來編碼下16個暫存器。換言之，藉由組合EVEX.V’、EVEX.vvvv，形成V’VVVV。
寫入遮罩欄位770(EVEX位元組3，位元[2：0]-kkk)-其內容如先前所描述指定寫入遮罩暫存器中之暫存器的索引。在本發明之一實施例中，特定值EVEX.kkk=000之特殊作用係暗示不對特定指令使用寫入遮罩(此可以各種方式來實施，其中包括使用硬連線(hardwired)至所有硬體的寫入遮罩或繞過(bypass)遮蔽硬體之硬體)。
實際運算碼欄位830(位元組4)亦稱為運算碼位元組。在此欄位中指定運算碼之部分。
MOD R/M欄位840(位元組5)包括MOD欄位842、Reg欄位844及R/M欄位846。如先前所描述，MOD欄位842的內容區分記憶體存取操作與非記憶體存取操作。Reg欄位844之作用可概述為兩種情形：編碼目的地暫存器運算元或來源暫存器運算元，或者被視為運算碼擴展且不用來編碼任何指令運算元。R/M欄位846之作用可包括以下各者：編碼參考記憶體位址之指令運算元，或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、索引、基址(SIB)位元組(位元組6)-如先前 所描述，比例欄位750的內容係用於記憶體位址產生。SIB.xxx 854及SIB.bbb 856-此等欄位之內容已在先前關於暫存器索引Xxxx及Bbbb提到。
移位欄位762A(位元組7-10)-當MOD欄位842含有10時，位元組7-10係移位欄位762A，且其與舊式32位元的位移(disp32)相同地起作用，且在位元組細微度上起作用。
位移因數欄位762B(位元組7)-當MOD欄位842含有01時，位元組7係位移因數欄位762B。此欄位之位置與舊式x86指令集8位元的位移(disp8)相同，其在位元組細微度上起作用。因為disp8經正負號擴展，所以disp8僅可解決在-128與127位元組之間的位移；就64個位元組的快取列(cache line)而言，disp8使用8個位元，該等位元可被設定為僅四個實際有用的值-128、-64、0及64；因為常常需要更大範圍，所以使用disp32；然而，disp32需要4個位元組。與disp8及disp32相比，位移因數欄位762B係disp8之重新解譯；當使用位移因數欄位762B時，實際位移係由位移因數欄位的內容乘以記憶體運算元存取之大小(N)判定。此類型之位移被稱為disp8*N。此減少了平均指令長度(單個位元組用於位移，但具有大得多的範圍)。此壓縮位移係基於如下假設：有效位移係記憶體存取之細微度的倍數，且因此，不需要編碼位址位移之冗餘低位位元。換言之，位移因數欄位762B替代了舊式x86指令集8位元的位移。因此，位移因數欄位762B的編碼方式與x86指令集8位元的位移相同 (因此ModRM/SIB編碼規則無變化)，其中唯一例外為，disp8超載(overload)至disp8*N。換言之，編碼規則或編碼長度無變化，而僅僅係硬體對位移值的解譯有變化(硬體需要按記憶體運算元之大小來按比例縮放該位移以獲得逐個位元組的位址位移)。
立即欄位772如先前所描述而操作。
完整的運算碼欄位
圖8B係例示出特定向量友善指令格式800的欄位之方塊圖，該等欄位組成根據本發明之一實施例之完整的運算碼欄位774。具體而言，完整的運算碼欄位774包括格式欄位740、基本操作欄位742及資料元件寬度(W)欄位764。基本操作欄位742包括前綴編碼欄位825、運算碼對映欄位815及實際運算碼欄位830。
暫存器索引欄位
圖8C係例示出特定向量友善指令格式800的欄位之方塊圖，該等欄位組成根據本發明之一實施例之暫存器索引欄位744。具體而言，暫存器索引欄位744包括REX欄位805、REX’欄位810、MODR/M.reg欄位844、MODR/M.r/m欄位846、VVVV欄位820、xxx欄位854及bbb欄位856。
擴增操作欄位
圖8D係例示出特定向量友善指令格式800的欄位之方塊圖，該等欄位組成根據本發明之一實施例之擴增操作欄位750。當類別(U)欄位768含有0時，其表示EVEX.U0 (類別A 768A)；當其含有1時，其表示EVEX.U1(類別B 768B)。當U=0且MOD欄位842含有11(表示非記憶體存取操作)時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為rs欄位752A。當rs欄位752A含有1(捨位752A.1)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為捨位控制欄位754A。捨位控制欄位754A包括一個位元的SAE欄位756及兩個位元的捨位操作欄位758。當rs欄位752A含有0(資料變換752A.2)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為三個位元的資料變換欄位754B。當U=0且MOD欄位842含有00、01或10(表示記憶體存取操作)時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為收回提示(EH)欄位752B且β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為三個位元的資料調處欄位754C。
當U=1時，α欄位752(EVEX位元組3，位元[7]-EH)被解譯為寫入遮罩控制(Z)欄位752C。當U=1且MOD欄位842含有11(表示非記憶體存取操作)時，β欄位754之部分(EVEX位元組3，位元[4]-S0 )被解譯為RL欄位757A；當RL欄位757A含有1(捨位757A.1)時，β欄位754之剩餘部分(EVEX位元組3，位元[6-5]-S2- i)被解譯為捨位操作欄位759A，而RL欄位757A含有0(VSIZE 757.A2)時，β欄位754之剩餘部分(EVEX位元組3，位元[6-5]-S2-1 )被解譯為向量長度欄位759B(EVEX位元組3，位元[6-5]-L1-0 )。當U=1且MOD欄位842含有00、01或10(表示記憶體存取操作)時，β欄位754(EVEX位元組3，位元[6：4]-SSS)被解譯為向量長度欄位 759B(EVEX位元組3，位元[6-5]-L1-0 )及廣播欄位757B(EVEX位元組3，位元[4]-B)。
示範性暫存器架構
圖9 係根據本發明之一實施例之暫存器架構900的方塊圖。在所說明之實施例中，有32個向量暫存器910，其寬度為512個位元；此等暫存器被稱為zmm0至zmm31。下16個zmm暫存器的低位256個位元覆疊在暫存器ymm0-16上。下16個zmm暫存器的低位128個位元(ymm暫存器的低位128個位元)覆疊在暫存器xmm0-15上。特定向量友善指令格式800如下表中所說明對此等覆疊暫存器檔案進行操作。
換言之，向量長度欄位759B在最大長度與一或多個其他較短長度之間進行選擇，其中每一此種較短長度係前一長度的一半長度；且不具有向量長度欄位759B的指 令模板對最大向量長度進行操作。另外，在一實施例中，特定向量友善指令格式800之類別B指令模板對緊縮或純量單精度/雙精度浮點資料及緊縮或純量整數資料進行操作。純量操作係對zmm/ymm/xmm暫存器中之最低位資料元件位置執行的操作；較高位資料元件位置保持與其在指令之前相同或歸零，此取決於實施例。
寫入遮罩暫存器915-在所說明之實施例中，有8個寫入遮罩暫存器(k0至k7)，每一寫入遮罩暫存器的大小為64個位元。在替代實施例中，寫入遮罩暫存器915的大小為16個位元。如先前所描述，在本發明之一實施例中，向量遮罩暫存器k0無法用作寫入遮罩；當通常將指示k0之編碼被用於寫入遮罩時，其選擇固線式寫入遮罩0xFFFF，從而有效停用對該指令之寫入遮蔽。
通用暫存器925-在所說明之實施例中，有十六個64位元的通用暫存器，該等暫存器與現有的x86定址模式一起用來定址記憶體運算元。藉由名稱RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8至R15來參考此等暫存器。
純量浮點堆疊暫存器檔案(x87堆疊)945，上面混疊有MMX緊縮整數平板暫存器檔案950-在所說明之實施例中，x87堆疊係八個元件的堆疊，用來使用x87指令集擴展對32/64/80個位元的浮點資料執行純量浮點運算；而MMX暫存器用來對64個位元的緊縮整數資料執行運算以及保存運算元，該等運算元係用於在MMX暫存器與XMM暫存器 之間執行的一些運算。
本發明之替代性實施例可使用更寬或更窄的暫存器。另外，本發明之替代性實施例可使用更多、更少或不同的暫存器檔案或暫存器。
示範性核心架構、處理器及電腦架構
可出於不同目的以不同方式且在不同處理器中實施處理器核心。舉例而言，此類核心的實行方案可包括：1)意欲用於通用計算的通用循序核心；2)意欲用於通用計算的高效能通用亂序核心；3)主要意欲用於圖形及/或科學(通量)計算的專用核心。不同處理器之實行方案可包括：1)CPU，其包括意欲用於通用計算的一或多個通用循序核心及/或意欲用於通用計算的一或多個通用亂序核心；以及2)共處理器，其包括主要意欲用於圖形及/或科學(通量)的一或多個專用核心。此等不同處理器導致不同電腦系統架構，該等架構可包括：1)共處理器在與CPU分離之晶片上；2)共處理器與CPU在同一封裝中，但在單獨的晶粒上；3)共處理器與CPU在同一晶粒上(在此情況下，此共處理器有時被稱為專用邏輯，諸如整合型圖形及/或科學(通量)邏輯，或被稱為專用核心)；以及4)系統單晶片(system on a chip)，其在與所描述CPU(有時被稱為應用核心或應用處理器)相同的晶粒上包括上述共處理器及額外功能性。接下來描述示範性核心架構，後續接著對示範性處理器及電腦架構的描述。
示範性核心架構
循序及亂序核心方塊圖
圖10A 係例示出根據本發明之實施例之如下兩者的方塊圖：示範性循序管線，以及示範性暫存器重新命名亂序發佈/執行管線。圖10B 係例示出如下兩者之方塊圖：循序架構核心的示範性實施例，以及示範性暫存器重新命名亂序發佈/執行架構核心，上述兩者將包括於根據本發明之實施例的處理器中。圖10A至圖10B之實線方框例示循序管線及循序核心，虛線方框之選擇性增添說明暫存器重新命名亂序發佈/執行管線及核心。考慮到循序態樣係亂序態樣之子集，將描述亂序態樣。
在圖10A中，處理管線1000包括擷取級段1002、長度解碼級段1004、解碼級段1006、分配級段1008、重新命名級段1010、排程(亦稱為分派或發佈)級段1012、暫存器讀取/記憶體讀取級段1014、執行級段1016、回寫/記憶體寫入級段1018、異常處置級段1022及確認級段1024。
圖10B示出處理器核心1090，其包括耦接至執行引擎單元1050之前端單元1030，且執行引擎單元1050及前端單元1030兩者皆耦接至記憶體單元1070。處理器核心1090可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字(VLIW)核心，或者混合式或替代性核心類型。作為另一選擇，核心1090可為專用核心，諸如網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心或類似者。
前端單元1030包括耦接至指令快取記憶體單元 1034之分支預測單元1032，指令快取記憶體單元1034耦接至指令轉譯後備緩衝器(TLB)1036，指令TLB 1036耦接至指令擷取單元1038，指令擷取單元1038耦接至解碼單元1040。解碼單元1040(或解碼器)可解碼指令，且產生一或多個微操作、微碼進入點、微指令、其他指令或其他控制信號作為輸出，上述各者係自原始指令解碼所得，或以其他方式反映原始指令，或係由原始指令導出。可使用各種不同機構來實施解碼單元1040。合適的機構之實例包括(但不限於)查找表、硬體實行方案、可規劃邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等。在一實施例中，核心1090包括儲存用於某些巨集指令(macroinstruction)之微碼的微碼ROM或其他媒體(例如在解碼單元1040中，或者在前端單元1030內)。解碼單元1040耦接至執行引擎單元1050中的重新命名/分配器單元1052。
執行引擎單元1050包括重新命名/分配器單元1052，其耦接至引退(retirement)單元1054及一或多個排程器單元1056之集合。排程器單元1056表示任何數目個不同排程器，其中包括保留站、中央指令視窗等。排程器單元1056耦接至實體暫存器檔案單元1058。實體暫存器檔案單元1058中之每一者表示一或多個實體暫存器檔案，其中不同的實體暫存器檔案單元儲存一或多個不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，指令指標器，即下一個待執行指令的位址)等。在一實施例中，實體暫存器檔案單元1058 包含向量暫存器單元、寫入遮罩暫存器單元及純量暫存器單元。此等暫存器單元可提供架構性向量暫存器、向量遮罩暫存器及通用暫存器。引退單元1054與實體暫存器檔案單元1058重疊，以說明可實施暫存器重新命名及亂序執行的各種方式(例如，使用重新排序緩衝器及引退暫存器檔案；使用未來檔案、歷史緩衝器及引退暫存器檔案；使用暫存器對映表及暫存器集區)。引退單元1054及實體暫存器檔案單元1058耦接至執行叢集1060。執行叢集1060包括一或多個執行單元1062之集合及一或多個記憶體存取單元1064之集合。執行單元1062可執行各種運算(例如，移位、加法、減法、乘法)且對各種類型之資料(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)進行執行。雖然一些實施例可包括專門針對特定功能或功能集合之許多執行單元，但其他實施例可包括僅一個執行單元或多個執行單元，該等執行單元均執行所有功能。排程器單元1056、實體暫存器檔案單元1058及執行叢集1060被示出為可能係多個，因為某些實施例針對某些類型之資料/運算產生單獨的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線，及/或記憶體存取管線，其中每一管線具有其自有之排程器單元、實體暫存器檔案單元及/或執行叢集；且在單獨的記憶體存取管線的情況下，所實施的某些實施例中，唯有此管線之執行叢集具有記憶體存取單元1064)。亦應理解，在使用單獨的管線之情況下，此等管線中之一或多者可為亂序發佈/執行而其餘管線可 為循序的。
記憶體存取單元1064之集合耦接至記憶體單元1070，記憶體單元1070包括耦接至資料快取記憶體單元1074的資料TLB單元1072，資料快取記憶體單元1074耦接至2階(L2)快取記憶體單元1076。在一示範性實施例中，記憶體存取單元1064可包括載入單元、儲存位址單元及儲存資料單元，其中每一者耦接至記憶體單元1070中的資料TLB單元1072。指令快取記憶體單元1034進一步耦接至記憶體單元1070中的2階(L2)快取記憶體單元1076。L2快取記憶體單元1076耦接至一或多個其他階快取記憶體且最終耦接至主記憶體。
藉由實例，示範性暫存器重新命名亂序發佈/執行核心架構可將管線1000實施如下：1)指令擷取1038執行擷取級段1002及長度解碼級段1004；2)解碼單元1040執行解碼級段1006；3)重新命名/分配單元1052執行分配級段1008及重新命名級段1010；4)排程器單元1056執行排程級段1012；5)實體暫存器檔案單元1058及記憶體單元1070執行暫存器讀取/記憶體讀取級段1014；執行叢集1060執行執行級段1016；6)記憶體單元1070及實體暫存器檔案單元1058執行回寫/記憶體寫入級段1018；7)異常處置級段1022中可涉及各種單元；及8)引退單元1054及實體暫存器檔案單元1058執行確認級段1024。
核心1090可支援一或多個指令集(例如，x86指令集(以及一些擴展，較新版本已新增該等擴展)；MIPS Technologie公司(Sunnyvale,CA)的MIPS指令集；ARM Holdings公司(Sunnyvale,CA)的ARM指令集(以及選擇性的額外擴展，諸如NEON))，其中包括本文中所描述之指令。在一實施例中，核心1090包括支援緊縮資料指令集擴展(例如，AVX1、AVX2及/或先前所描述之某種形式的一般向量友善指令格式(U=0及/或U=1))的邏輯，進而允許使用緊縮資料來執行許多多媒體應用所使用的操作。
應理解，該核心可支援多執行緒處理(multithreading)(執行操作或執行緒之兩個或兩個以上並行集合)，且可以各種方式完成此支援，其中包括經時間切割之多執行緒處理、同時多執行緒處理(其中單個實體核心針對該實體核心同時在多執行緒處理的各執行緒中之每一者提供一邏輯核心)或上述各者之組合(例如，經時間切割之擷取及解碼以及隨後同時的多執行緒處理，諸如在Intel®超多執行緒處理(Hyperthreading)技術中)。
雖然在亂序執行的情況下描述暫存器重新命名，但應理解，暫存器重新命名可用於循序架構中。雖然處理器之所說明實施例亦包括單獨的指令與資料快取記憶體單元1034/1074以及共享的L2快取記憶體單元1076，但替代性實施例可具有用於指令與資料兩者的單個內部快取記憶體，諸如1階(L1)內部快取記憶體或多階內部快取記憶體。在一些實施例中，系統可包括內部快取記憶體與外部快取記憶體之組合，外部快取記憶體在核心及/或處理器外部。或者，所有快取記憶體可在核心及/或處理器外部。
特定示範性循序核心架構
圖11A至圖11B 例示更特定的示範性循序核心架構之方塊圖，該核心將係晶片中的若干邏輯區塊(包括相同類型及/或不同類型的其他核心)中之一者。邏輯區塊經由高頻寬互連網路(例如環形網路)與一些固定功能邏輯、記憶體I/O介面及其他必要的I/O邏輯通訊，此取決於應用。
圖11A係根據本發明之實施例的單個處理器核心及其至晶粒上互連網路1102的連接以及其2階(L2)快取記憶體局域子集1104之方塊圖。在一實施例中，指令解碼器1100支援x86指令集與緊縮資料指令集擴展。L1快取記憶體1106允許對快取記憶體進行低延時存取，存取至純量單元及向量單元中。雖然在一實施例中(為了簡化設計)，純量單元1108及向量單元1110使用單獨的暫存器組(分別使用純量暫存器1112及向量暫存器1114)，且在純量單元1108與向量單元1110之間傳遞的資料被寫入至記憶體，然後自1階(L1)快取記憶體1106被讀回，但本發明之替代性實施例可使用不同方法(例如，使用單個暫存器組，或包括允許在兩個暫存器檔案之間傳遞資料而無需寫入及讀回的通訊路徑)。
L2快取記憶體局域子集1104係全域L2快取記憶體之部分，全域L2快取記憶體分成單獨的局域子集，每個處理器核心一個局域子集。每一處理器核心具有至其自有之L2快取記憶體局域子集1104的直接存取路徑。處理器核心所讀取之資料係儲存於其自有之L2快取記憶體子集1104 中且可被快速存取，此存取係與其他處理器核心存取其自有之局域L2快取記憶體子集1104並行地進行。由處理器核心所寫入之資料係儲存於其自有之L2快取記憶體子集1104中且必要時自其他子集清除掉。環形網路確保共享資料之同調性。環形網路係雙向的，以允許諸如處理器核心、L2快取記憶體及其他邏輯區塊之代理在晶片內彼此通訊。每一環形資料路徑在每個方向上的寬度係1012個位元。
圖11B係根據本發明之實施例的圖11A中之處理器核心之部分的展開圖。圖11B包括L1快取記憶體1104之L1資料快取記憶體1106A部分，以及關於向量單元1110及向量暫存器1114之更多細節。具體而言，向量單元1110係寬度為16之向量處理單元(VPU)(參見寬度為16之ALU 1128)，其執行整數、單精度浮點數及雙精度浮點數指令中之一或多者。VPU支援由拌和單元1120對暫存器輸入進行拌和、由數值轉換單元1122A-B進行數值轉換，以及由複製單元1124對記憶體輸入進行複製。寫入遮罩暫存器1126允許預測所得向量寫入。
具有整合型記憶體控制器及圖形元件的處理器
圖12 係根據本發明之實施例之處理器1200的方塊圖，該處理器可具有一個以上核心，可具有整合型記憶體控制器，且可具有整合型圖形元件。圖12中的實線方框說明處理器1200，其具有單個核心1202A、系統代理1210、一或多個匯流排控制器單元1216之集合，而虛線方框之選擇性增添說明替代性處理器1200，其具有多個核心 1202A-N、位於系統代理單元1210中的一或多個整合型記憶體控制器單元1214之集合，以及專用邏輯1208。
因此，處理器1200之不同實行方案可包括：1)CPU，其中專用邏輯1208係整合型圖形及/或科學(通量)邏輯(其可包括一或多個核心)，且核心1202A-N係一或多個通用核心(例如，通用循序核心、通用亂序核心、上述兩者之組合)；2)共處理器，其中核心1202A-N係大量主要意欲用於圖形及/或科學(通量)之專用核心；以及3)共處理器，其中核心1202A-N係大量通用循序核心。因此，處理器1200可為通用處理器、共處理器或專用處理器，諸如網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多重整合核心(MIC)共處理器(包括30個或更多核心)、嵌入式處理器或類似者。處理器可實施於一或多個晶片上。處理器1200可為一或多個基板之部分及/或可使用許多處理技術(例如BiCMOS、CMOS或NMOS)中之任一者將處理器1200實施於一或多個基板上。
記憶體階層包括該等核心內的一或多階快取記憶體、一或多個共享快取記憶體單元1206之集合、耦接至整合型記憶體控制器單元1214之集合的外部記憶體(圖中未示)。共享快取記憶體單元1206之集合可包括一或多個中階快取記憶體，諸如2階(L2)、3階(L3)、4階(L4)，或其他階快取記憶體、末階快取記憶體(LLC)，及/或上述各者之組合。雖然在一實施例中，環式互連單元1212對整合型圖形邏輯1208、共享快取記憶體單元1206之集合及系統代理 單元1210/整合型記憶體控制器單元1214進行互連，但替代性實施例可使用任何數種熟知技術來互連此等單元。在一實施例中，在一或多個快取記憶體單元1206與核心1202A-N之間維持同調性。
在一些實施例中，核心1202A-N中之一或多者能夠進行多執行緒處理。系統代理1210包括協調並操作核心1202A-N之彼等組件。系統代理單元1210可包括，例如，功率控制單元(PCU)及顯示單元。PCU可為調節核心1202A-N及整合型圖形邏輯1208之功率狀態所需要的邏輯及組件，或者包括上述邏輯及組件。顯示單元係用於驅動一或多個外部已連接顯示器。
核心1202A-N就架構指令集而言可為同質的或異質的；即，核心1202A-N中之兩者或兩者以上可能能夠執行同一指令集，而其他核心可能僅能夠執行該指令集之子集或不同的指令集。
示範性電腦架構
圖13至圖16 係示範性電腦架構之方塊圖。此項技術中已知的關於以下各者之其他系統設計及組配亦適合：膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器(network hub)、交換器(switch)、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視訊遊戲裝置、機上盒(set-top box)、微控制器、行動電話、攜帶型媒體播放器、手持式裝置，以及各種其他電子裝置。一般而言，能夠併入如本文中所揭示之處理 器及/或其他執行邏輯的多種系統或電子裝置通常適合。
現在參考圖13 ，所展示為根據本發明之一實施例之系統1300的方塊圖。系統1300可包括一或多個處理器1310、1315，該等處理器耦接至控制器集線器1320。在一實施例中，控制器集線器1320包括圖形記憶體控制器集線器(GMCH)1390及輸入/輸出集線器(IOH)1350(上述兩者可位於單獨的晶片上)；GMCH 1390包括記憶體控制器及圖形控制器，記憶體1340及共處理器1345耦接至該等控制器；IOH 1350將輸入/輸出(I/O)裝置1360耦接至GMCH 1390。或者，記憶體控制器及圖形控制器中之一者或兩者整合於(如本文中所描述之)處理器內，記憶體1340及共處理器1345直接耦接至處理器1310，且控制器集線器1320與IOH 1350位於單個晶片中。
圖13中用間斷線表示額外處理器1315之可選擇性質。每一處理器1310、1315可包括本文中所描述之處理核心中之一或多者且可為處理器1200之某一版本。
記憶體1340可為，例如，動態隨機存取記憶體(DRAM)、相變記憶體(PCM)，或上述兩者之組合。對於至少一個實施例，控制器集線器1320經由以下各者與處理器1310、1315通訊：諸如前端匯流排(FSB)之多分支匯流排(multi-drop bus)、諸如快速路徑互連(QuickPath Interconnect；QPI)之點對點介面，或類似連接1395。
在一實施例中，共處理器1345係專用處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖 形處理器、GPGPU、嵌入式處理器或類似者。在一實施例中，控制器集線器1320可包括整合型圖形加速器。
就優點量度範圍而言，實體資源1310與1315之間可能有各種差異，其中包括架構特性、微架構特性、熱特性、功率消耗特性及類似者。
在一實施例中，處理器1310執行控制一般類型資料處理操作的指令。共處理器指令可嵌入該等指令內。處理器1310認定此等共處理器指令係應由已附接之共處理器1345執行的類型。因此，處理器1310在共處理器匯流排或其他互連上發佈此等共處理器指令(或表示共處理器指令的控制信號)至共處理器1345。共處理器1345接受並執行接收到之共處理器指令。
現在參考圖14 ，所展示為根據本發明之一實施例之第一更特定的示範性系統1400的方塊圖。如圖14中所示，多處理器系統1400係點對點互連系統，且包括第一處理器1470及第二處理器1480，該等處理器經由點對點互連1450予以耦接。處理器1470及1480中之每一者可為處理器1200之某一版本。在本發明之一實施例中，處理器1470及1480分別為處理器1310及1315，而共處理器1438為共處理器1345。在另一實施例中，處理器1470及1480分別為處理器1310共處理器1345。
所展示處理器1470及1480分別包括整合型記憶體控制器(IMC)單元1472及1482。處理器1470亦包括點對點(P-P)介面1476及1478，作為其匯流排控制器單元的部分； 類似地，第二處理器1480包括P-P介面1486及1488。處理器1470、1480可使用P-P介面電路1478、1488經由點對點(P-P)介面1450交換資訊。如圖14中所示，IMC 1472及1482將處理器耦接至各別記憶體，亦即，記憶體1432及記憶體1434，該等記憶體可為局部地附接至各別處理器之主記憶體的部分。
處理器1470、1480各自可使用點對點介面電路1476、1494、1486、1498經由個別P-P介面1452、1454與晶片組1490交換資訊。晶片組1490可選擇性地經由高效能介面1439與共處理器1438交換資訊。在一實施例中，共處理器1438係專用處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器或類似者。
在任一處理器中或兩個處理器外部，可包括共享快取記憶體(圖中未示)，而該共享快取記憶體經由P-P互連與該等處理器連接，以使得當處理器被置於低功率模式中時，可將任一處理器或兩個處理器之局域快取記憶體資訊儲存在該共享快取記憶體中。
晶片組1490可經由介面1496耦接至第一匯流排1416。在一實施例中，第一匯流排1416可為周邊組件互連(PCI)匯流排，或者諸如高速PCI匯流排或另一第三代I/O互連匯流排之匯流排，但本發明之範疇不限於此。
如圖14中所示，各種I/O裝置1414以及匯流排橋接器1418可耦接至第一匯流排1416，匯流排橋接器1418將 第一匯流排1416耦接至第二匯流排1420。在一實施例中，一或多個額外處理器1415(諸如，共處理器、高通量MIC處理器、GPGPU、加速器(諸如，圖形加速器或數位信號處理(DSP)單元)、場可規劃閘陣列，或任何其他處理器)耦接至第一匯流排1416。在一實施例中，第二匯流排1420可為低針腳數(LPC)匯流排。各種裝置可耦接至第二匯流排1420，其中包括，例如，鍵盤及/或滑鼠1422、通訊裝置1427，以及儲存單元1428(諸如磁碟機或其他大容量儲存裝置)，在一實施例中，儲存單元1428可包括指令/程式碼及資料1430。此外，音訊I/O 1424可耦接至第二匯流排1420。請注意，其他架構係可能的。例如，代替圖14之點對點架構，系統可實施多分支匯流排或其他此種架構。
現在參考圖15 ，所展示為根據本發明之一實施例之第二更特定的示範性系統1500的方塊圖。圖14及圖15中的相似元件帶有相似參考數字，且圖15已省略圖14之某些態樣以避免混淆圖15之態樣。
圖15例示處理器1470、1480分別可包括整合型記憶體及I/O控制邏輯(「CL」)1472及1482。因此，CL 1472及1482包括整合型記憶體控制器單元且包括I/O控制邏輯。圖15例示不僅記憶體1432、1434耦接至CL 1472、1482，而且I/O裝置1514耦接至控制邏輯1472、1482。舊式I/O裝置1515耦接至晶片組1490。
現在參考圖16 ，所展示為根據本發明之一實施例之SoC 1600的方塊圖。圖12中的類似元件帶有相似參考數 字。此外，虛線方框係更先進SoC上之選擇性特徵。在圖16中，互連單元1602耦接至以下各者：應用處理器1610，其包括一或多個核心202A-N之集合及共享快取記憶體單元1206；系統代理單元1210；匯流排控制器單元1216；整合型記憶體控制器單元1214；一或多個共處理器1620之集合，其可包括整合型圖形邏輯、影像處理器、音訊處理器及視訊處理器；靜態隨機存取記憶體(SRAM)單元1630；直接記憶體存取(DMA)單元1632；以及用於耦接至一或多個外部顯示器的顯示單元1640。在一實施例中，共處理器1620包括專用處理器，諸如網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器或類似者。
本文中揭示之機構的實施例可硬體、軟體、韌體或者此類實施方法之組合來實施。本發明之實施例可實施為在可規劃系統上執行之電腦程式或程式碼，可規劃系統包含至少一個處理器、一儲存系統(包括依電性及非依電性記憶體及/或儲存元件)、至少一個輸入裝置及至少一個輸出裝置。
可將程式碼(諸如圖14中例示之程式碼1430)應用於輸入指令，用來執行本文中所描述之功能且產生輸出資訊。可將輸出資訊以已知方式應用於一或多個輸出裝置。出於本申請案之目的，處理系統包括具有處理器之任何系統，諸如數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)或微處理器。
程式碼可以高階程序性或物件導向式程式設計 語言來實施，以便與處理系統通訊。必要時，程式碼亦可以組合語言或機器語言來實施。事實上，本文中所描述之機構的範疇不限於任何特定的程式設計語言。在任何情況下，該語言可為編譯語言或解譯語言。
至少一個實施例之一或多個態樣可藉由儲存於機器可讀媒體上之代表性指令來實施，機器可讀媒體表示處理器內的各種邏輯，該等指令在由機器讀取時使機器製造邏輯來執行本文中所描述之技術。此類表示(稱為IP核心)可儲存於有形的機器可讀媒體上，且可供應給各種用戶端或製造設施以載入至實際上製造該邏輯或處理器的製造機中。
此等機器可讀儲存媒體可包括(但不限於)由機器或裝置製造的非暫時性有形物品配置，其中包括：儲存媒體，諸如硬碟、任何其他類型之碟片(包括軟碟片、光碟、光碟片-唯讀記憶體(CD-ROM)、可重寫光碟片(CD-RW)及磁光碟)、半導體裝置(諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可規劃唯讀記憶體(EPROM)、快閃記憶體、電氣可抹除可規劃唯讀記憶體(EEPROM)、相變記憶體(PCM)、磁性或光學卡)，或者適合於儲存電子指令的任何其他類型之媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)之設計資料的非暫時性有形機器可讀媒體，其中設計資料定義本文中所描述之結構、電路、 設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二進位轉譯、程式碼漸變(code morphing)等)
在一些情況下，可使用指令轉換器將指令自來源指令集轉換成目標指令集。例如，指令轉換器可將指令轉譯(例如，使用靜態二進位轉譯、包括動態編譯之動態二進位轉譯)、漸變、仿真或以其他方式轉換成將由核心處理的一或多個其他指令。指令轉換器可以軟體、硬體、韌體或其組合來實施。指令轉換器可位於處理器上、位於處理器外部，或部分位於處理器上而部分位於處理器外部。
圖17 係對照根據本發明之實施例之軟體指令轉換器的用途之方塊圖，該轉換器係用以將來源指令集中之二進位指令轉換成目標指令集中之二進位指令。在所說明之實施例中，指令轉換器係軟體指令轉換器，但指令轉換器或者可以軟體、韌體硬體、或其各種組合來實施。圖17展示出，可使用x86編譯器1704來編譯用高階語言1702撰寫的程式以產生x86二進位碼1706，x86二進位碼1706自然可由具有至少一個x86指令集核心之處理器1716執行。具有至少一個x86指令集核心之處理器1716表示可執行與具有至少一個x86指令集核心之Intel處理器大體相同的功能之任何處理器，上述執行係藉由相容地執行或以其他方式處理以下各者：(1)Intel x86指令集核心之指令集的大部分或(2)旨在在具有至少一個x86指令集核心之Intel處理器上運行 的應用程式或其他軟體之目標碼版本，以便達成與具有至少一個x86指令集核心之Intel處理器大體相同的結果。x86編譯器1704表示可操作以產生x86二進位碼1706(例如目標碼)之編譯器，其中x86二進位碼1706在經額外連結處理或未經額外連結處理的情況下可在具有至少一個x86指令集核心之處理器1716上執行。類似地，圖17展示出，可使用替代性指令集編譯器1708來編譯用高階語言1702撰寫的程式以產生替代性指令集二進位碼1710，替代性指令集二進位碼1710自然可由不具有至少一個x86指令集核心之處理器1714(例如，具有多個核心的處理器，該等核心執行MIPS Technologie公司(Sunnyvale,CA)之MIPS指令集，及/或該等核心執行ARM Holdings公司(Sunnyvale,CA)之ARM指令集)執行。使用指令轉換器1712將x86二進位碼1706轉換成自然可由不具有一個x86指令集核心之處理器1714執行的碼。此轉換後的碼不可能與替代性指令集二進位碼1710相同，因為能夠實現此操作的指令轉換器很難製作，然而，轉換後的碼將完成一般操作且由來自替代性指令集之指令構成。因此，指令轉換器1712表示經由仿真、模擬或任何其他處理程序來允許不具有x86指令集處理器或核心的處理器或其他電子裝置執行x86二進位碼1706的軟體、韌體、硬體或其組合。
101‧‧‧來源向量暫存器
103‧‧‧目的地向量暫存器

Claims (20)

  1. 一種使用單一向量緊縮差分編碼指令而在來源之緊縮資料元件上進行差分編碼並將結果儲存在目的地之緊縮資料元件中的方法，該方法包含下列步驟：在一處理器核心的執行資源中執行包括一來源運算元和一目的地運算元的一經解碼向量緊縮差分編碼指令，其中該來源運算元和該目的地運算元各具有相同數量的多個緊縮資料元件，用以針對該來源運算元的各個緊縮資料元件位置而計算為該緊縮資料元件位置之該緊縮資料元件減去立即次有效的一緊縮資料元件的一值；以及針對所計算出來的各個值，將該值儲存至該目的地運算元中之對應於該來源運算元之該緊縮資料元件位置的一緊縮資料元件位置中。
  2. 如申請專利範圍第1項之方法，其中，該等來源和目的地運算元為向量暫存器。
  3. 如申請專利範圍第2項之方法，其中，該等向量暫存器之大小為128位元、256位元或512位元。
  4. 如申請專利範圍第1項之方法，其中，該等緊縮資料元件之大小為32位元。
  5. 如申請專利範圍第1項之方法，其中，該等值係藉由將立即次有效的該緊縮資料元件之負型式加至該緊縮資料元件位置之該緊縮資料元件所計算得。
  6. 如申請專利範圍第1項之方法，其中，該等值係藉由使該緊縮資料元件位置之該緊縮資料元件減去立即次有效的該緊縮資料元件所計算得。
  7. 如申請專利範圍第1項之方法，其中，執行該經解碼向量緊縮差分編碼指令的步驟進一步包含下列步驟：將來自該來源運算元之最低有效緊縮資料元件位置的一資料元件儲存至該目的地運算元之所對應的一最低有效緊縮資料元件位置中；藉由將上一個被儲存至該目的地運算元中的該緊縮資料元件自該來源運算元之下一最低有效緊縮資料元件位置的緊縮資料元件減去，來計算一緊縮資料元件差異；將該緊縮資料元件差異儲存在該目的地運算元中的對應於該來源運算元之在減去之步驟中所使用之該下一最低有效緊縮資料元件位置的一緊縮資料元件位置中；以及重複計算及儲存緊縮資料元件差異的步驟，直至該來源運算元之所有緊縮資料元件位置皆已受處理為止。
  8. 一種使用單一向量緊縮差分編碼指令而在來源之緊縮資料元件上進行差分編碼並將結果儲存在目的地之緊縮資料元件中的方法，該方法包含下列步驟：反應於包括一來源運算元和一目的地運算元的一向量緊縮差分編碼指令而進行下列步驟，其中該來源運算元和該目的地運算元各具有相同數量的多個緊縮資 料元件：將來自該來源運算元之最低有效緊縮資料元件位置的資料元件儲存至該目的地運算元之所對應的一最低有效緊縮資料元件位置中；藉由將上一個被儲存至該目的地運算元中的該緊縮資料元件自該來源運算元之下一最低有效緊縮資料元件位置之緊縮資料元件減去，來計算一緊縮資料元件差異；將該緊縮資料元件差異儲存在該目的地運算元中的對應於該來源運算元之在減去之步驟中所使用之該下一最低有效緊縮資料元件位置的一緊縮資料元件位置中；以及重複計算及儲存緊縮資料元件差異的步驟，直至該來源運算元之所有緊縮資料元件位置皆已受處理為止。
  9. 如申請專利範圍第8項之方法，其進一步包含下列步驟：在重複步驟之前，判定在該來源運算元中是否還有要評估的緊縮資料元件位置。
  10. 如申請專利範圍第8項之方法，其進一步包含下列步驟：在每次循環重複步驟之後，判定在該來源運算元中是否還有要評估的緊縮資料元件位置。
  11. 如申請專利範圍第8項之方法，其中，該等來源和目的 地運算元為向量暫存器。
  12. 如申請專利範圍第11項之方法，其中，該等向量暫存器之大小為128位元、256位元或512位元。
  13. 如申請專利範圍第8項之方法，其中，該等緊縮資料元件之大小為32位元。
  14. 如申請專利範圍第8項之方法，其中，係藉由將上一個被儲存至該目的地運算元中的該緊縮資料元件之負型式加至該下一最低有效緊縮資料元件位置之該緊縮資料元件來計算各個緊縮資料元件差異。
  15. 如申請專利範圍第8項之方法，其中，各個緊縮資料元件差異係藉由使緊縮資料元件減去立即次有效的緊縮資料元件來計算。
  16. 一種用於在緊縮資料元件上進行差分編碼的裝置，該裝置包含：一硬體解碼器，用以解碼一向量緊縮差分編碼指令，該向量緊縮差分編碼指令包括一來源運算元和一目的地運算元，該來源運算元和該目的地運算元各具有相同數量的多個緊縮資料元件；以及執行邏輯，用以針對該來源運算元的各個緊縮資料元件位置而計算為該緊縮資料元件位置之該緊縮資料元件減去立即次有效的一緊縮資料元件的一值，及用以針對所計算出的各個值而將所計算出之該值儲存至該目的地運算元的對應於該來源運算元之該緊縮資料元件位置的一緊縮資料元件位置中。
  17. 如申請專利範圍第16項之裝置，其進一步包含：多個向量暫存器，其中，該等來源和目的地運算元為向量暫存器。
  18. 如申請專利範圍第17項之裝置，其中，該等向量暫存器之大小為128位元、256位元或512位元。
  19. 如申請專利範圍第16項之裝置，其中，該等緊縮資料元件之大小為32位元。
  20. 如申請專利範圍第16項之裝置，其中，該等值係藉由使該緊縮資料元件位置之該緊縮資料元件減去立即次有效的該緊縮資料元件所計算得。
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