TWI501147B - 用於從通用暫存器至向量暫存器的廣播之裝置及方法 - Google Patents

用於從通用暫存器至向量暫存器的廣播之裝置及方法 Download PDF

Info

Publication number
TWI501147B
TWI501147B TW101149307A TW101149307A TWI501147B TW I501147 B TWI501147 B TW I501147B TW 101149307 A TW101149307 A TW 101149307A TW 101149307 A TW101149307 A TW 101149307A TW I501147 B TWI501147 B TW I501147B
Authority
TW
Taiwan
Prior art keywords
bit
processor
field
register
destination vector
Prior art date
Application number
TW101149307A
Other languages
English (en)
Other versions
TW201339963A (zh
Inventor
Elmoustapha Ould-Ahmed-Vall
Robert Valentine
Jesus Corbal
Bret L Toll
Mark J Charney
Zeev Sperber
Amit Gradstein
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201339963A publication Critical patent/TW201339963A/zh
Application granted granted Critical
Publication of TWI501147B publication Critical patent/TWI501147B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8076—Details on data register access
    • G06F15/8084—Special arrangements thereof, e.g. mask or switch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30018—Bit or string instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Advance Control (AREA)

Description

用於從通用暫存器至向量暫存器的廣播之裝置及方法 發明領域
本發明之實施例總體上涉及電腦系統領域。更具體而言，本發明之實施例涉及用於從通用暫存器至向量暫存器的廣播之裝置及方法。
 發明背景
一般背景
指令集或指令集架構(ISA)為電腦架構之與程式規劃有關的部分，且可包括原生資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處置，以及外部輸入及輸出(I/O)。指令一詞在本文中大體係指巨集指令，亦即，提供至處理器(或轉譯(例如，使用靜態二進位轉譯、動態二進位轉譯，包括動態編譯)、變形、模擬或以其他方式將指令轉換為將由處理器處理之一或多個其他指令的指令轉換器)以供執行的指令，其與微指令或微作業(micro-op)相對，微指令或微作業為處理器之解碼器對巨集指令進行解碼之結果。
ISA與微架構相區分，微架構為實行指令集之處理器的內部設計。具有不同微架構之處理器可共用共同指令集。例如，Intel®奔騰4(Pentium 4)處理器、Intel® CoreTM 處理器與購自Advanced Micro Devices公司(Sunnyvale CA)之處理器實行幾乎相同的x86指令集版本(具有已被添加較新版本的一些擴充)，但具有不同的內部設計。例如，可使用熟知技術在不同微架構中以不同方式實行ISA之相同暫存器架構，該等技術包括專用實體暫存器、一或多個使用暫存器重新命名機制(例如，使用暫存器別名表(RAT)、重排緩衝器(ROB)及收回暫存器檔案；使用多個暫存器對映表及一暫存器集區)動態分配之實體暫存器，等等。除非另外指出，否則片語暫存器架構、暫存器檔案及暫存器在本文中用來代表軟體/程式設計師可見之暫存器架構、暫存器檔案及暫存器以及指令指定暫存器之方式。在需要明確性的情況下，形容詞邏輯的、架構的或軟體可見的將用來指示處於暫存器架構中之暫存器/檔案，而不同形容詞可用來指明處於給定微架構中之暫存器(例如，實體暫存器、重排暫存器、收回暫存器、暫存器集區)。
指令集包括一或多個指令格式。給定指令格式界定各種欄位(位元數目、位元位置)來尤其指定將執行的運算(運算碼)及將被執行該運算的運算元。一些指令格式藉由定義指令模板(或子格式)而進一步分解。例如，給定指令格式之指令模板可經定義而具有指令格式之欄位的不同子集(所包括之欄位通常處於相同次序，但至少一些具有不同位 元位置，此係因為包括較少欄位)及/或經定義而具有以不同方式解譯之給定欄位。因此，ISA之每一指令係使用給定指令格式(且若定義，則在該指令格式之指令模板中的給定一者中)來表達，且包括用於指定運算及運算元之欄位。例如，示範性ADD指令具有特定運算碼及指令格式，該指令格式包括用來指定該運算碼之運算碼欄位及用來選擇運算元之運算元欄位(來源1/目的地及來源2)；且此ADD指令在一指令流中之出現將在選擇特定運算元之運算元欄位中具有特定內容。
科學、金融、自動向量化一般目的、RMS(辨識、採擷及合成)以及視覺及多媒體應用(例如，2D/3D圖形、影像處理、視訊壓縮/解壓縮、語音辨識演算法及音訊調處)常常需要對大量資料項執行相同操作(稱為「資料平行處理」)。單指令多資料(SIMD)係指使得處理器對多個資料項執行一操作之一種類型的指令。SIMD技術尤其適合於在邏輯上可將暫存器中之位元劃分為數個固定大小資料元素之處理器，該等資料元素中之每一者表示一分開的值。例如，256位元暫存器中之位元可作為以下各者而被指定為將被操作之來源運算元：4個獨立64位元緊縮資料元素(四字組(Q)大小資料元素)、8個獨立32位元緊縮資料元素(雙字組(D)資料元素)、16個獨立16位元緊縮資料元素(字組(W)大小資料元素)，或32個獨立8位元資料元素(位元組(B)大小資料元素)。此類型的資料稱為緊縮資料類型或向量資料類型，且此資料類型之運算元稱為緊縮資料運算元或向量運算元。 換言之，緊縮資料項或向量係指一序列緊縮資料元素，且緊縮資料運算元或向量運算元為SIMD指令(亦稱為緊縮資料指令或向量指令)之來源運算元或目的地運算元。
舉例而言，一種類型的SIMD指令指定將以垂直方式對兩個來源向量運算元執行單一向量操作，以生成具有相同大小、具有相同數目個資料元素且處於相同資料元素次序的目的地向量運算元(亦稱為結果向量運算元)。來源向量運算元中之資料元素稱為來源資料元素，而目的地向量運算元中之資料元素稱為目的地資料元素或結果資料元素。此等來源向量運算元具有相同大小且含有具有相同寬度的資料元素，且因此其含有相同數目個資料元素。在兩個來源向量運算元中處於相同位元位置的來源資料元素形成資料元素對(亦稱為對應資料元素；亦即，每一來源運算元之資料元素位置0中的資料元素相對應，每一來源運算元之資料元素位置1中的資料元素相對應，依此類推)。由該SIMD指令指定之操作對於來源資料元素之此等對中的每一者分開執行，以生成匹配數目個結果資料元素，且因此每一對資料元素具有一對應結果資料元素。由於該操作為垂直的且由於結果向量運算元為相同大小、具有相同數目個資料元素，且結果資料元素係以與來源向量運算元相同之資料元素次序儲存，因此結果資料元素在結果向量運算元中處於與其在來源向量運算元中之對應來源資料元素對相同的位元位置。除了此示範性類型的SIMD指令之外，亦存在多種其他類型的SIMD指令(例如，具有僅一個或具有 兩個以上來源向量運算元、以水平方式操作、生成具有不同大小的結果向量運算元、具有不同大小的資料元素，及/或具有不同資料元素次序)。應理解，目的地向量運算元(或目的地運算元)一詞係定義為執行由一指令指定之運算的直接結果，包括將該目的地運算元儲存於一位置(不管其為暫存器還是由該指令指定之記憶體位置)，以使得其可由另一指令作為來源運算元而存取(藉由由該另一指令指定相同位置)。
諸如由具有一指令集(包括x86、MMXTM 、串流式SIMD擴充(SSE)、SSE2、SSE3、SSE4.1，及SSE4.2指令)之Intel® CoreTM 處理器使用的SIMD技術之SIMD技術已實現應用效能之顯著改良。被稱為高級向量擴充(AVX)(AVX1及AVX2)且使用向量擴充(VEX)編碼方案之一組額外SIMD擴充已被發佈及/或公開(例如，見Intel® 64及IA-32架構軟體開發人員手冊(Intel 64 and IA-32 Architectures Software Developers Manual)，2011年10月；且見Intel® 高級向量擴充程式設計參考(Intel® Advanced Vector Extensions Programming Reference)，2011年6月)。
與本發明之實施例相關的背景
已經在各種先前指令集架構中引入廣播來自記憶體或向量暫存器的值。然而，在某些情況下需要能夠廣播儲存於通用暫存器850中的值815，如圖8 中所例示。在當前處理器架構上，此操作僅可使用至少兩個指令來進行：首先將值815寫入記憶體809的第一指令(INST1)及將值815 廣播至其他處理器組件860(例如，其他暫存器、緩衝器等)的第二指令(INST2)。如此需要兩個指令為效率低的，尤其在彼等指令中之一者為系統記憶體存取時。
依據本發明之一實施例，係特地提出一種處理器，其用於執行指令以藉由實行以下操作而自通用來源暫存器廣播至目的地向量暫存器：選擇將要更新之該目的地向量暫存器內之資料元件位置N；若遮罩指標設定為第一指示，則將來自該通用來源暫存器之一組資料廣播至該目的地向量暫存器內之資料元件位置N；以及若該遮罩指標設定為第二指示，則將零複製至該目的地向量暫存器內之資料元件位置N或保持該目的地向量暫存器內之資料元件位置N內所儲存之現有值。
100‧‧‧處理管線
102‧‧‧擷取級段
104‧‧‧長度解碼級段
106‧‧‧解碼級段
108‧‧‧分配級段
110‧‧‧重新命名級段
112‧‧‧排程級段
114‧‧‧暫存器讀取/記憶體讀取級段
116‧‧‧執行級段
118‧‧‧回寫/記憶體寫入級段
122‧‧‧異常處置級段
124‧‧‧確認級段
130‧‧‧前端單元
132‧‧‧分支預測單元
134‧‧‧指令快取記憶體單元
136‧‧‧指令轉譯後備緩衝器(TLB)
138‧‧‧指令擷取單元
140‧‧‧解碼單元
150‧‧‧執行引擎單元
152‧‧‧重新命名/分配器單元
154‧‧‧引退單元
156‧‧‧排程器單元
158‧‧‧實體暫存器檔案單元
160‧‧‧執行叢集
162‧‧‧執行單元
164‧‧‧記憶體存取單元
170‧‧‧記憶體單元
172‧‧‧資料TLB單元
174‧‧‧資料快取記憶體單元
176‧‧‧L2快取記憶體單元
200‧‧‧處理器
202A-N‧‧‧核心
204A-N‧‧‧快取記憶體單元
206‧‧‧共享快取記憶體單元
208‧‧‧特殊用途邏輯/整合型圖像邏輯
210‧‧‧系統代理
212‧‧‧環式互連單元
214‧‧‧整合型記憶體控制器單元
216‧‧‧匯流排控制器單元
300‧‧‧系統
310、315‧‧‧處理器
320‧‧‧控制器集線器
340‧‧‧記憶體
345‧‧‧共處理器
350‧‧‧輸入/輸出集線器
360‧‧‧輸入/輸出(I/O)裝置
390‧‧‧圖形記憶體控制器集線器(GMCH)
395‧‧‧連接
400‧‧‧第一更特定的示範性系統
414、514‧‧‧I/O裝置
415‧‧‧額外處理器
416‧‧‧第一匯流排
418‧‧‧匯流排橋接器
420‧‧‧第二匯流排
422‧‧‧鍵盤及/或滑鼠
424‧‧‧音訊I/O
427‧‧‧通訊裝置
428‧‧‧儲存單元
430‧‧‧指令/程式碼及資料
432、434‧‧‧記憶體
438‧‧‧共處理器
439‧‧‧高效能介面
450‧‧‧點對點互連
452、454、486、488‧‧‧P-P介面
470‧‧‧第一處理器
472‧‧‧整合型記憶體控制器(IMC)單元
476、478‧‧‧點對點(P-P)介面
480‧‧‧第二處理器
482‧‧‧整合型記憶體控制器(IMC)單元
490‧‧‧晶片組
494、498‧‧‧點對點介面電路
496‧‧‧介面
500‧‧‧第二更特定的示範性系統
514‧‧‧I/O設備
515‧‧‧舊式I/O裝置
600‧‧‧系統單晶片
602‧‧‧互連單元
610‧‧‧應用處理器
620‧‧‧共處理器
630‧‧‧靜態隨機存取記憶體(SRAM)單元
632‧‧‧直接記憶體存取(DMA)單元
640‧‧‧顯示單元
702‧‧‧高階語言
704‧‧‧x86編譯器
706‧‧‧x86二進位碼
708‧‧‧替代性指令集編譯器
710‧‧‧替代性指令集二進位碼
712‧‧‧指令轉換器
714‧‧‧不具有至少一個x86指令集核心之處理器
716‧‧‧具有至少一個x86指令集核心之處理器
809‧‧‧記憶體
815‧‧‧值
850‧‧‧通用暫存器
860‧‧‧其他處理器組件
902‧‧‧寫入遮罩
906‧‧‧第一多工器
915‧‧‧值
950‧‧‧處理器/通用暫存器/來源暫存器/來源
955‧‧‧廣播邏輯
960‧‧‧目的地向量暫存器
962‧‧‧額外多工器
971‧‧‧前8-位元位置
972‧‧‧8-位元位置
973‧‧‧8-位元位置
1001~1009‧‧‧方塊
1100‧‧‧一般向量友善指令格式
1105‧‧‧非記憶體存取
1110‧‧‧非記憶體存取、完全捨位控制型操作
1112‧‧‧非記憶體存取、寫入遮罩控制、部分捨位控制型操作
1115‧‧‧資料變換型操作
1117‧‧‧非記憶體存取、寫入遮罩控制、vsize型操作
1120‧‧‧記憶體存取
1125‧‧‧記憶體存取、暫時
1127‧‧‧記憶體存取、寫入遮罩控制
1130‧‧‧記憶體存取、非暫時
1140‧‧‧格式欄位
1142‧‧‧基本操作欄位
1144‧‧‧暫存器位址欄位
1146‧‧‧修飾符欄位
1150‧‧‧擴增操作欄位
1152‧‧‧α欄位
1152A‧‧‧RS欄位
1152A.1‧‧‧捨位
1152A.2‧‧‧資料變換
1152B‧‧‧收回提示欄位
1152B.1‧‧‧暫時
1152B.2‧‧‧非暫時
1152C‧‧‧寫入遮罩控制(Z)欄位
1154‧‧‧β欄位
1154A‧‧‧捨位控制欄位
1154B‧‧‧資料變換欄位
1154C‧‧‧資料調處欄位
1156‧‧‧抑制所有浮點異常(SAE)欄位
1157A‧‧‧RL欄位
1157A.1‧‧‧捨位欄位
1157A.2‧‧‧向量長度(VSIZE)
1157B‧‧‧廣播欄位
1158‧‧‧捨位操作控制欄位
1159A‧‧‧捨位操作欄位
1159B‧‧‧向量長度欄位
1160‧‧‧比例欄位
1162A‧‧‧位移欄位
1162B‧‧‧位移因數欄位
1164‧‧‧資料元件寬度欄位
1168‧‧‧類別欄位
1168A‧‧‧類別A
1168B‧‧‧類別B
1170‧‧‧寫入遮罩欄位
1172‧‧‧立即欄位
1174‧‧‧完整的運算碼欄位
1200‧‧‧特定向量友善指令格式
1202‧‧‧EVEX前綴
1205‧‧‧REX欄位
1210‧‧‧REX’欄位
1215‧‧‧運算碼對映欄位
1220‧‧‧EVEX.vvvv欄位
1225‧‧‧前綴編碼欄位
1230‧‧‧實際運算碼欄位
1240‧‧‧MOD R/M欄位
1242‧‧‧MOD欄位
1244‧‧‧Reg欄位
1246‧‧‧R/M欄位
1254‧‧‧SIB.xxx
1256‧‧‧SIB.bbb
1300‧‧‧暫存器架構
1310‧‧‧向量暫存器
1315‧‧‧寫入遮罩暫存器
1325‧‧‧通用暫存器
1345‧‧‧純量浮點堆疊暫存器檔案
1350‧‧‧MMX緊縮整數平板暫存器檔案
1400‧‧‧指令解碼器
1402‧‧‧互連網路
1404‧‧‧L2快取記憶體局域子集
1406‧‧‧L1快取記憶體
1406A‧‧‧L1資料快取記憶體
1408‧‧‧純量單元
1410‧‧‧向量單元
1412‧‧‧純量暫存器
1414‧‧‧向量暫存器
1420‧‧‧拌和單元
1422A、1422B‧‧‧數值轉換單元
1424‧‧‧複製單元
1426‧‧‧寫入遮罩暫存器
1428‧‧‧寬度為16之ALU
圖1A 係例示根據本發明之實施例之如下兩者的方塊圖：示範性循序(in-order)管線，以及示範性暫存器重新命名亂序(out-of-order)發佈/執行管線；圖1B 係例示如下兩者之方塊圖：循序架構核心的示範性實施例，以及示範性暫存器重新命名亂序發佈/執行架構核心，上述兩者將包括於根據本發明之實施例的處理器中；圖2 為根據本發明實施例的具有整合型記憶體控制器及圖形之單一核心處理器及多核心處理器的方塊圖；圖3 例示根據本發明之一實施例之系統的方塊圖；圖4 例示根據本發明之一實施例之第二系統的方塊圖；圖5 例示根據本發明之一實施例之第三系統的方塊圖；圖6 例示根據本發明之一實施例之系統單晶片(SoC)的方塊圖；圖7 例示對照根據本發明之實施例之軟體指令轉換器的用途之方塊圖，該轉換器係用以將來源指令集中之二進位指令轉換成目標指令集中之二進位指令；圖8 例示使用記憶體存取將資料自來源通用暫存器廣播至目的地向量暫存器的先前技術。
圖9A-B 例示根據本發明之一實施例的架構。
圖10A-B 例示根據本發明之一實施例的方法。
圖11A 及圖11B 係例示根據本發明之實施例之一般向量友善指令格式及其指令模板的方塊圖；圖12A 至圖12D 係例示根據本發明之實施例之示範性特定向量友善指令格式的方塊圖；以及圖13 係根據本發明之一實施例之暫存器架構的方塊圖；圖14A 為根據本發明實施例之單一處理器核心，以及其與晶粒上互連網路之連接以及其2階(L2)快取記憶體之局部子集的方塊圖；以及圖14B 係根據本發明之實施例的圖14A中之處理器核心之部分的展開圖。
 詳細說明
示範性處理器架構及資料類型
圖1A 係例示根據本發明之實施例之如下兩者的方塊圖：示範性循序管線，以及示範性暫存器重新命名亂序發佈/執行管線。圖1B 係例示如下兩者之方塊圖：循序架構核心的示範性實施例，以及示範性暫存器重新命名亂序發佈/執行架構核心，上述兩者將包括於根據本發明之實施例的處理器中。圖1A 至圖1B 之實線方框例示循序管線及循序核心，而虛線方框之選擇性增添例示暫存器重新命名亂序發佈/執行管線及核心。考慮到循序態樣係亂序態樣之子集，將描述亂序態樣。
在圖1A中，處理管線100包括擷取級段102、長度解碼級段104、解碼級段106、分配級段108、重新命名級段110、排程(亦稱為分派或發佈)級段112、暫存器讀取/記憶體讀取級段114、執行級段116、回寫/記憶體寫入級段118、異常處置級段122及確認級段124。
圖1B例示處理器核心190，其包括耦接至執行引擎單元150之前端單元130，且執行引擎單元150及前端單元130兩者皆耦接至記憶體單元170。處理器核心190可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字(VLIW)核心，或者混合式或替代性核心類型。作為另一選擇，核心190可為專用核心，諸如網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心或類似者。
前端單元130包括耦接至指令快取記憶體單元 134之分支預測單元132，該指令快取記憶體單元耦接至指令轉譯後備緩衝器(TLB)136，該緩衝器耦接至指令擷取單元138，該指令擷取單元耦接至解碼單元140。解碼單元140(或解碼器)可解碼指令，且產生一或多個微操作、微碼進入點、微指令、其他指令或其他控制信號作為輸出，上述各者係自原始指令解碼所得，或以其他方式反映原始指令，或係由原始指令導出。可使用各種不同機構來實施解碼單元140。合適的機構之實例包括但不限於詢查表、硬體實行方案、可規劃邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等。在一實施例中，核心190包括微碼ROM或儲存某些巨集指令之微碼的其他媒體(例如，在解碼單元140中或以其他方式在前端單元130中)。解碼單元140耦接至執行引擎單元150中的重新命名/分配器單元152。
執行引擎單元150包括耦接至引退單元154及一組一或多個排程器單元156的重新命名/分配器單元152。排程器單元156表示任何數目個不同排程器，其中包括保留站、中央指令視窗等。排程器單元156耦接至實體暫存器檔案單元158。實體暫存器檔案單元158中之每一者表示一或多個實體暫存器檔案，其中不同的實體暫存器檔案單元儲存一或多個不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，指令指標器，即下一個待執行指令的位址)等。在一實施例中，實體暫存器檔案單元158包含向量暫存器單元、寫入遮罩暫存器單元及純量暫存器單元。此等暫存器單元可提供 架構性向量暫存器、向量遮罩暫存器及通用暫存器。引退單元154與實體暫存器檔案單元158重迭，以說明可實施暫存器重新命名及亂序執行的各種方式(例如，使用重新排序緩衝器及引退暫存器檔案；使用未來檔案、歷史緩衝器及引退暫存器檔案；使用暫存器對照表及暫存器集區)。引退單元154及實體暫存器檔案單元158耦接至執行叢集160。執行叢集160包括一或多個執行單元162之集合及一或多個記憶體存取單元164之集合。執行單元162可執行各種運算(例如，移位、加法、減法、乘法)且對各種類型之資料(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)進行執行。雖然一些實施例可包括專門針對特定功能或功能集合之許多執行單元，但其他實施例可包括僅一個執行單元或多個執行單元，該等執行單元均執行所有功能。排程器單元156、實體暫存器檔案單元158及執行叢集160被例示為可能係多個，因為某些實施例針對某些類型之資料/運算產生單獨的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線，及/或記憶體存取管線，其中每一管線具有其自有之排程器單元、實體暫存器檔案單元及/或執行叢集；且在單獨的記憶體存取管線的情況下，所實施的某些實施例中，唯有此管線之執行叢集具有記憶體存取單元164)。亦應瞭解在使用單獨管線時，此等管線中之一或多者可為亂序發佈/執行並且其餘部分為循序的。
記憶體存取單元164之集合耦接至記憶體單元 170，記憶體單元170包括耦接至資料快取記憶體單元174的資料TLB單元172，資料快取記憶體單元174耦接至2階(L2)快取記憶體單元176。在一示範性實施例中，記憶體存取單元164可包括載入單元、儲存位址單元及儲存資料單元，其中每一者耦接至記憶體單元170中的資料TLB單元172。指令快取記憶體單元134進一步耦接至記憶體單元170中的2階(L2)快取記憶體單元176。L2快取記憶體單元176耦接至一或多個其他階快取記憶體且最終耦接至主記憶體。
舉例而言，示範性暫存器重新命名亂序發佈/執行核心架構可將管線100實施如下：1)指令擷取138執行擷取級段102及長度解碼級段104；2)解碼單元140執行解碼級段106；3)重新命名/分配單元152執行分配級段108及重新命名級段110；4)排程器單元156執行排程級段112；5)實體暫存器檔案單元158及記憶體單元170執行暫存器讀取/記憶體讀取級段114；執行叢集160執行執行級段116；6)記憶體單元170及實體暫存器檔案單元158執行回寫/記憶體寫入級段118；7)異常處置級段122中可涉及各種單元；及8)引退單元154及實體暫存器檔案單元158執行確認級段124。
核心190可支援一或多個指令集(例如，x86指令集(以及一些擴展，較新版本已新增該等擴展)；MIPS Technologie公司(Sunnyvale,CA)的MIPS指令集；ARM Holdings公司(Sunnyvale,CA)的ARM指令集(以及選擇性的額外擴展，諸如NEON)，其中包括本文中所描述之指令。在一實施例中，核心190包括支援緊縮資料指令集擴展(例 如，AVX1、AVX2及/或以下所描述之某種形式的一般向量友善指令格式(U=0及/或U=1))的邏輯，進而允許使用緊縮資料來執行許多多媒體應用所使用的操作。
應理解，該核心可支援多執行緒處理(multithreading)(執行操作或執行緒之兩個或兩個以上並行集合)，且可以各種方式完成此支援，其中包括經時間切割之多執行緒處理、同時多執行緒處理(其中單個實體核心針對該實體核心同時在多執行緒處理的各執行緒中之每一者提供一邏輯核心)或上述各者之組合(例如，經時間切割之擷取及解碼以及隨後同時的多執行緒處理，諸如在Intel®超多執行緒處理(Hyperthreading)技術中)。
雖然在亂序執行的情況下描述暫存器重新命名，但應理解，暫存器重新命名可用於循序架構中。雖然處理器之所說明實施例亦包括單獨的指令與資料快取記憶體單元134/174以及共享的L2快取記憶體單元176，但替代性實施例可具有用於指令與資料兩者的單個內部快取記憶體，諸如1階(L1)內部快取記憶體或多階內部快取記憶體。在一些實施例中，系統可包括內部快取記憶體與外部快取記憶體之組合，外部快取記憶體在核心及/或處理器外部。或者，所有快取記憶體可在核心及/或處理器外部。
圖2 係根據本發明之實施例之處理器200的方塊圖，該處理器可具有一個以上核心，可具有整合型記憶體控制器，且可具有整合型圖形元件。圖2中的實線方框例示處理器200，其具有單個核心202A、系統代理210、一或多 個匯流排控制器單元216之集合，而虛線方框之選擇性增添例示替代性處理器200，其具有多個核心202A-N、位於系統代理單元210中的一或多個整合型記憶體控制器單元214之集合，以及特殊用途邏輯208。
因此，處理器200之不同實行方案可包括：1)CPU，其中特殊用途邏輯208係整合型圖形及/或科學(通量)邏輯(其可包括一或多個核心)，且核心202A-N係一或多個通用核心(例如，通用循序核心、通用亂序核心、上述兩者之組合)；2)共處理器，其中核心202A-N係大量主要意欲用於圖形及/或科學(通量)之專用核心；以及3)共處理器，其中核心202A-N係大量通用循序核心。因此，處理器200可為通用處理器、共處理器或專用處理器，諸如網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多重整合核心(MIC)共處理器(包括30個或更多核心)、嵌入式處理器或類似者。處理器可實施於一或多個晶片上。處理器200可為一或多個基板之部分及/或可使用許多處理技術(例如BiCMOS、CMOS或NMOS)中之任一者將處理器200實施於一或多個基板上。
記憶體階層包括該等核心內的一或多階快取記憶體、一或多個共享快取記憶體單元206之集合、耦接至整合型記憶體控制器單元214之集合的外部記憶體(圖中未示)。共享快取記憶體單元206之集合可包括一或多個中階快取記憶體，諸如2階(L2)、3階(L3)、4階(L4)，或其他階快取記憶體、末階快取記憶體(LLC)，及/或上述各者之組 合。雖然在一實施例中，環式互連單元212對整合型圖形邏輯208、共享快取記憶體單元206之集合及系統代理單元210/整合型記憶體控制器單元214進行互連，但替代性實施例可使用任何數種熟知技術來互連此等單元。在一實施例中，在一或多個快取記憶體單元206與核心202A-N之間維持同調性。
在一些實施例中，核心202A-N中之一或多者能夠進行多執行緒處理。系統代理210包括協調並且操作核心202A-N之彼等組件。系統代理單元210可包括例如功率控制單元(PCU)及顯示單元。PCU可為調節核心202A-N及整合型圖形邏輯208之功率狀態所需要的邏輯及組件，或者包括上述邏輯及組件。顯示單元係用於驅動一或多個外部已連接顯示器。
核心202A-N就架構指令集而言可為同質的或異質的；即，核心202A-N中之兩者或兩者以上可能能夠執行同一指令集，而其他核心可能僅能夠執行該指令集之子集或不同的指令集。
圖3 至圖6 係示範性電腦架構之方塊圖。此項技術中已知的關於以下各者之其他系統設計及組配亦適合：膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路設備、網路集線器(network hub)、交換器(switch)、嵌入式處理器、數位信號處理器(DSP)、圖形設備、視訊遊戲設備、機上盒(set-top box)、微控制器、行動電話、攜帶型媒體播放器、手持式設備，以及各種其 他電子設備。一般而言，能夠併入如本文中所揭示之處理器及/或其他執行邏輯的多種系統或電子設備通常適合。
現在參看圖3 ，展示根據本發明之一個實施例之系統300的方塊圖。系統300可包括一或多個處理器310、315，該等處理器耦接至控制器集線器320。在一實施例中，控制器集線器320包括圖形記憶體控制器集線器(GMCH)390及輸入/輸出集線器(IOH)350(上述兩者可位於單獨的晶片上)；GMCH 390包括記憶體控制器及圖形控制器，記憶體340及共處理器345耦接至該等控制器；IOH 350將輸入/輸出(I/O)設備360耦接至GMCH 390。或者，記憶體控制器及圖形控制器中之一者或兩者整合於(如本文中所描述之)處理器內，記憶體340及共處理器345直接耦接至處理器310，且控制器集線器320與IOH 350位於單個晶片中。
圖3中用間斷線表示額外處理器315之可選擇性質。每一處理器310、315可包括本文中所描述之處理核心中之一或多者且可為處理器200之某一版本。
記憶體340可為例如動態隨機存取記憶體(DRAM)、相變記憶體(PCM)或兩者之組合。對於至少一個實施例，控制器集線器320經由以下各者與處理器310、315通訊：諸如前端匯流排(FSB)之多分支匯流排(multi-drop bus)、諸如快速路徑互連(QuickPath Interconnect；QPI)之點對點介面，或類似連接395。
在一實施例中，共處理器345係專用處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖 形處理器、GPGPU、嵌入式處理器或類似者。在一實施例中，控制器集線器320可包括整合型圖形加速器。
就優點量度範圍而言，實體資源310與315之間可能有各種差異，其中包括架構特性、微架構特性、熱特性、功率消耗特性及類似者。
在一實施例中，處理器310執行控制一般類型資料處理操作的指令。共處理器指令可嵌入該等指令內。處理器310認定此等共處理器指令係應由已附接之共處理器345執行的類型。因此，處理器310在共處理器匯流排或其他互連上發佈此等共處理器指令(或表示共處理器指令的控制信號)至共處理器345。共處理器345接受並執行接收到之共處理器指令。
現在參考圖4 ，所展示為根據本發明之一實施例之第一更特定的示範性系統400的方塊圖。如圖4展示，多處理器系統400為點對點互連系統，並且包括至經由點對點互連450耦接之第一處理器470及第二處理器480。處理器470及480中之每一者可為處理器200之某一版本。在本發明之一實施例中，處理器470及480分別為處理器310及315，而共處理器438為共處理器345。在另一實施例中，處理器470及480分別為處理器310共處理器345。
所展示處理器470及480分別包括整合型記憶體控制器(IMC)單元472及482。處理器470亦包括點對點(P-P)介面476及478，作為其匯流排控制器單元的部分；類似地，第二處理器480包括P-P介面486及488。處理器470、480可 使用P-P介面電路478、488經由點對點(P-P)介面450交換資訊。如圖4中所示，IMC 472及482將處理器耦接至各別記憶體，亦即，記憶體432及記憶體434，該等記憶體可為局部地附接至各別處理器之主記憶體的部分。
處理器470、480各自可使用點對點介面電路476、494、486、498經由個別P-P介面452、454與晶片組490交換資訊。晶片組490可選擇性地經由高性能介面439與共處理器438交換資訊。在一實施例中，共處理器438係專用處理器，諸如高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器或類似者。
在任一處理器中或兩個處理器外部，可包括共享快取記憶體(圖中未示)，而該共享快取記憶體經由P-P互連與該等處理器連接，以使得當處理器被置於低功率模式中時，可將任一處理器或兩個處理器之局域快取記憶體資訊儲存在該共享快取記憶體中。
晶片組490可經由介面496耦接至第一匯流排416。在一實施例中，第一匯流排416可為周邊組件互連(PCI)匯流排，或者諸如高速PCI匯流排或另一第三代I/O互連匯流排之匯流排，但本發明之範疇不限於此。
如圖4中所示，各種I/O設備414以及匯流排橋接器418可耦接至第一匯流排416，匯流排橋接器418將第一匯流排416耦接至第二匯流排420。在一實施例中，一或多個額外處理器415(諸如，共處理器、高通量MIC處理器、GPGPU、加速器(諸如，圖形加速器或數位信號處理(DSP) 單元)、場可規劃閘陣列，或任何其他處理器)耦接至第一匯流排416。在一個實施例中，第二匯流排420可為低引線數(LPC)匯流排。各種設備可耦接至第二匯流排420，其中包括，例如，鍵盤及/或滑鼠422、通訊設備427，以及儲存單元428(諸如磁碟機或其他大容量儲存設備)，在一實施例中，儲存單元428可包括指令/程式碼及資料430。此外，音訊I/O 424可耦接至第二匯流排420。注意其他架構為可能的。例如，代替圖4之點對點架構，系統可實施多分支匯流排或其他此種架構。
現在參考圖5 ，所展示為根據本發明之一實施例之第二更特定的示範性系統500的方塊圖。圖4及圖5中之相同元件具有相同參考數字，並且圖4之某些態樣自圖5中省略以便避免使圖5之其他態樣模糊。
圖5例示處理器470、480分別可包括整合型記憶體及I/O控制邏輯(「CL」)472及482。因此，CL 472及482包括整合型記憶體控制器單元且包括I/O控制邏輯。圖5例示不僅記憶體432、434耦接至CL 472、482，而且I/O設備514耦接至控制邏輯472、482。舊式I/O設備515耦接至晶片組490。
現在參看圖6 ，展示根據本發明實施例之SoC 600的方塊圖。圖2中的類似元件帶有相似參考數字。此外，虛線方框係更先進SoC上之選擇性特徵。在圖6中，互連單元602耦接至以下各者：應用處理器610，其包括一或多個核心202A-N之集合及共享快取記憶體單元206；系統代理單元 210；匯流排控制器單元216；整合型記憶體控制器單元214；一或多個共處理器620之集合，其可包括整合型圖形邏輯、影像處理器、音訊處理器及視訊處理器；靜態隨機存取記憶體(SRAM)單元630；直接記憶體存取(DMA)單元632；以及用於耦接至一或多個外部顯示器的顯示單元640。在一個實施例中，共處理器620包括專用處理器，例如，網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入處理器等。
本文中揭示之機構的實施例可為硬體、軟體、韌體或者此類實施方法之組合來實施。本發明之實施例可實施為在可規劃系統上執行之電腦程式或程式碼，可規劃系統包含至少一個處理器、一儲存系統(包括依電性及非依電性記憶體及/或儲存元件)、至少一個輸入設備及至少一個輸出設備。
可將程式碼(諸如圖4中例示之程式碼430)應用於輸入指令，用來執行本文中所描述之功能且產生輸出資訊。可將輸出資訊以已知方式應用於一或多個輸出設備。出於本申請案之目的，處理系統包括具有處理器之任何系統，諸如數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)或微處理器。
程式碼可以高階程序性或物件導向式程式設計語言來實施，以便與處理系統通訊。必要時，程式碼亦可以組合語言或機器語言來實施。事實上，本文中所描述之機構的範疇不限於任何特定的程式設計語言。在任何情況 下，該語言可為編譯語言或解譯語言。
至少一個實施例之一或多個態樣可藉由儲存於機器可讀媒體上之代表性指令來實施，機器可讀媒體表示處理器內的各種邏輯，該等指令在由機器讀取時使機器製造邏輯來執行本文中所描述之技術。此類表示(稱為「IP核心」)可儲存於有形的機器可讀媒體上，且可供應給各種用戶端或製造設施以載入至實際上製造該邏輯或處理器的製造機中。
此等機器可讀儲存媒體可包括但不限於由機器或設備製造的非暫時性有形物品配置，其中包括：儲存媒體，諸如硬碟、任何其他類型之碟片(包括軟碟片、光碟、光碟片-唯讀記憶體(CD-ROM)、可重寫光碟片(CD-RW)及磁光碟)、半導體設備(諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可規劃唯讀記憶體(EPROM)、快閃記憶體、電氣可抹除可規劃唯讀記憶體(EEPROM)、相變記憶體(PCM)、磁性或光學卡)，或者適合於儲存電子指令的任何其他類型之媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)之設計資料的非暫時性有形機器可讀媒體，其中設計資料定義本文中所描述之結構、電路、裝置、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
在一些情況下，可使用指令轉換器將指令自來源 指令集轉換成目標指令集。例如，指令轉換器可將指令轉譯(例如，使用靜態二進位轉譯、包括動態編譯之動態二進位轉譯)、漸變、仿真或以其他方式轉換成將由核心處理的一或多個其他指令。指令轉換器可以軟體、硬體、韌體或其組合來實施。指令轉換器可位於處理器上、位於處理器外部，或部分位於處理器上而部分位於處理器外部。
圖7 係對照根據本發明之實施例之軟體指令轉換器的用途之方塊圖，該轉換器係用以將來源指令集中之二進位指令轉換成目標指令集中之二進位指令。在所例示之實施例中，指令轉換器係軟體指令轉換器，但指令轉換器或者可以軟體、韌體硬體、或其各種組合來實施。圖7展示出，可使用x86編譯器704來編譯用高階語言702撰寫的程式以產生x86二進位碼706,x86二進位碼706自然可由具有至少一個x86指令集核心716之處理器執行。具有至少一個x86指令集核心之處理器716表示可執行與具有至少一個x86指令集核心之Intel處理器大體相同的功能之任何處理器，上述執行係藉由相容地執行或以其他方式處理以下各者：(1)Intel x86指令集核心之指令集的大部分或(2)旨在在具有至少一個x86指令集核心之Intel處理器上運行的應用程式或其他軟體之目標碼版本，以便達成與具有至少一個x86指令集核心之Intel處理器大體相同的結果。x86編譯器704表示可操作以產生x86二進位碼706(例如目標碼)之編譯器，其中x86二進位碼706在經額外連結處理或未經額外連結處理的情況下可在具有至少一個x86指令集核心之處理器716上 執行。類似地，圖7展示出，可使用替代性指令集編譯器708來編譯用高階語言702撰寫的程式以產生替代性指令集二進位碼710，替代性指令集二進位碼710自然可由不具有至少一個x86指令集核心之處理器714(例如，具有多個核心的處理器，該等核心執行MIPS Technologie公司(Sunnyvale,CA)之MIPS指令集，及/或該等核心執行ARM Holdings公司(Sunnyvale,CA)之ARM指令集)執行)。使用指令轉換器712將x86二進位碼706轉換成自然可由不具有一個x86指令集核心之處理器714執行的碼。此轉換後的碼不可能與替代性指令集二進位碼710相同，因為能夠實現此操作的指令轉換器很難製作，然而，轉換後的碼將完成一般操作且由來自替代性指令集之指令構成。因此，指令轉換器712表示經由仿真、模擬或任何其他處理程序來允許不具有x86指令集處理器或核心的處理器或其他電子設備執行x86二進位碼706的軟體、韌體、硬體或其組合。
用於從通用暫存器至向量暫存器的廣播之本發明之實施例
以下描述的本發明之實施例包括將來自通用暫存器(GPR)的位元組、字、雙字或四字值廣播至向量目的地的新的指令。在一實施例中，向量目的地為128位元、256位元或512位元長度的向量暫存器。然而，應注意，本發明之潛在原則不限於任何具體暫存器大小或格式。
參看圖9A ，處理器950之一實施例包括用於執行形式VBROADCAST DEST，SCT之指令的廣播邏輯955，其 用於將一組來自通用暫存器950(來源)之值廣播至目的地向量暫存器960(目的地)。廣播邏輯955將儲存於來源暫存器950中之值915廣播至目的地向量暫存器960內之具體位置(或多個位置)。在展示於圖9A中之具體實施例中，儲存於來源暫存器950中之8位元值915廣播至目的地向量暫存器960內之前8位元位置971。
在本發明之一個實施例中，遮蔽用於決定是否向量中之目的地元件接收操作值(在此情況下，來自來源之廣播值)或接收某個其他值。存在本發明之不同實施例使用之兩種類型之遮蔽：(1)歸零遮蔽：在此情況下，具有0之對應遮罩位元的每個目的地元件接收零之值；及(2)合併遮蔽：在此情況下具有0之遮罩位元的每個目的地元件保留其舊值。在一實施例中，對於允許遮蔽的每個指令，存在決定其使用哪種類型遮蔽的一個位元，換言之具有0之遮罩位元的該指令之所有目的地元件保留其舊值或全部接收0。
圖9A 例示使用歸零遮蔽之實施例並且圖9B 例示使用合併遮蔽之實施例。因此，在圖9A 中，廣播邏輯955將零值複製至隨後兩個8位元位置972-973(在資料被廣播的前8位元位置之後)並且在圖9B 中，響應於偵測到與此等位置相關的0之遮罩位元，廣播邏輯955保持來自目的地暫存器973之先前值在隨後兩個8位元位置972-973中不改變。
在一實施例中，對於目的地向量暫存器960內的給定位置，決定是否廣播來自來源之新值或複製零，或保持目的地向量暫存器中之先前值響應於寫入遮罩902來執 行。在一實施例中，若對於目的地內之給定位置，指定1之遮罩值，則廣播來自來源950之值。若對於目的地向量暫存器中之具體位置，寫入遮罩位元設定為0，則廣播邏輯955將零複製至所有位元位置(若使用歸零遮蔽)或保持位置中之當前位元不改變(若使用合併遮蔽)。
在一實施例中，來源暫存器950可儲存8位元、16位元、32位元或64位元值並且目的地向量暫存器可分別具有8位元、16位元、32位元或64位元長度之位元位置。如提到，目的地向量暫存器可為128位元、256位元或512位元長度。然而，本發明之潛在原則不限於來源暫存器950或目的地向量暫存器960之任何具體大小。
在展示於圖9A 至圖9B 中之具體實施例中，廣播邏輯955藉由控制第一多工器906來讀取來自來源暫存器950之值915並且藉由控制一組一或多個額外多工器962來將值寫入目的地向量暫存器。當然，本發明之潛在原則不限於此具體實行方案選擇。
根據本發明之一個實施例之方法例示於圖10A 至圖10B 。使用歸零遮蔽之方法例示於圖10A 並且使用合併遮蔽之方法例示於圖10B 。該等方法可在以下附圖中例示之架構之情境中執行：圖9A 至圖9B 。然而，方法不限於任何具體硬體架構。
在圖10A 及圖10B 中，在1001處，控制變數N設定為等於零並且在1002處，選擇更新目的地向量暫存器中之位置N。在1005處，對於指定位置N，判定是否寫入遮罩具 有第一值(例如，0)或第二值(例如，1)。若寫入遮罩具有第一值，則在1004處，將儲存於來源暫存器中之值廣播至指定位置N。若寫入遮罩具有第二值，則在1006處，對於歸零遮蔽，將零複製至位置N內之所有位元，此情況例示於圖10A 。若如圖10B 中例示使用合併遮蔽，則在1007處保持位置N內之先前值。
若在1008處判定N已經達到其最大值(即，已經處理目的地向量暫存器內之最後一個位置)，則過程終止。否則，在1009處N增加1(選擇目的地向量暫存器中之下一個位置)並且過程返回至操作1002。
本發明之若干實施例之偽代碼在以下對於8位元、16位元、32位元及64位元之來源暫存器大小來闡明，如指示。然而，應注意偽代碼僅僅用於說明目的。本發明之潛在原則可並行執行其操作(例如，同時更新目的地向量暫存器中之所有位置)而非以偽代碼中及圖10之方法中描繪之連續方式來執行操作。
概括而言，本文所述之本發明的實施例將一組儲存於來源通用暫存器之值廣播至目的地向量暫存器而無需存取外部記憶體，進而節省處理時間。該等實施例提供超過當前方法之顯著益處，所述當前技術之缺點為由於記憶體存取操作而產生的指令計數增加。
示範性指令格式
本文中描述之指令之實施例可以不同格式來體現。另外，下文詳述示範性系統、架構及管線。可在此等系統、架構及管線上執行指令之實施例，但不限於詳述之彼等系統、架構及管線。
向量友善指令格式係適合於向量指令的指令格式(例如，存在特定針對向量運算的某些欄位)。雖然描述了經由向量友善指令格式支援向量運算及純量運算兩者的實施例，但替代性實施例僅使用向量運算向量友善指令格式。
圖11A至圖11B 係例示根據本發明之實施例之一 般向量友善指令格式及其指令模板的方塊圖。圖11A係例示根據本發明之實施例之一般向量友善指令格式及其類別A指令模板的方塊圖；而圖11B係例示根據本發明之實施例之一般向量友善指令格式及其類別B指令模板的方塊圖。具體而言，一般向量友善指令格式1100，針對其定義了類別A及類別B指令模板，兩個指令模板皆包括非記憶體存取1105指令模板及記憶體存取1120指令模板。在向量友善指令格式的情況下，術語一般代表不與任何特定指令集相關的指令格式。
雖然將描述的本發明之實施例中，向量友善指令格式支援以下各者：64個位元組的向量運算元長度(或大小)與32個位元(4個位元組)或64個位元(8個位元組)的資料元件寬度(或大小)(且因此，64個位元組的向量由16個雙字大小的元件或者8個四字大小的元件組成)；64個位元組的向量運算元長度(或大小)與16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；32個位元組的向量運算元長度(或大小)與32個位元(4個位元組)、64個位元(8個位元組)、16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；以及16個位元組的向量運算元長度(或大小)與32個位元(4個位元組)、64個位元(8個位元組)、16個位元(2個位元組)或8個位元(1個位元組)的資料元件寬度(或大小)；但替代性實施例可支援更大、更小及/或不同的向量運算元大小(例如，256個位元組的向量運算元)與更大、更小及/或不同的資料元件寬度(例如，128個位元(16個 位元組)的資料元件寬度)。
圖11A中的類別A指令模板包括：1)在非記憶體存取1105指令模板內，展示出非記憶體存取、完全捨位(full round)控制型操作1110指令模板及非記憶體存取、資料變換型操作1115指令模板；以及2)在記憶體存取1120指令模板內，展示出記憶體存取、暫時1125指令模板及記憶體存取、非暫時1130指令模板。圖11B中的類別B指令模板包括：1)在非記憶體存取1105指令模板內，展示出非記憶體存取、寫入遮罩控制、部分捨位控制型操作1112指令模板及非記憶體存取、寫入遮罩控制、vsize型操作1117指令模板；以及2)在記憶體存取1120指令模板內，展示出記憶體存取、寫入遮罩控制1127指令模板。
一般向量友善指令格式1100包括以下欄位，下文按圖11A至圖11B中例示之次序列出該等欄位。
格式欄位1140-在此欄位中的特定值(指令格式識別符值)獨特地識別向量友善指令格式，且因此識別呈向量友善指令格式的指令在指令串流中的出現。因而，此欄位在以下意義上來說係選擇性的：僅具有一般向量友善指令格式之指令集並不需要此欄位。
基本操作欄位1142-其內容辨別不同的基本操作。
暫存器索引欄位1144-其內容(直接或經由位址產生)指定來源及目的地運算元之位置，在暫存器或記憶體中。此等包括充足數目個位元，以自PxQ(例如，32x512、 16x128、32x1024、64x1024)暫存器檔案選擇N個暫存器。雖然在一實施例中，N可至多為三個來源及一個目的地暫存器，但替代性實施例可支援更多或更少的來源及目的地暫存器(例如，可支援至多兩個來源，其中此等來源中之一者亦可充當目的地，可支援至多三個來源，其中此等來源中之一者亦可充當目的地，可支援至多兩個來源及一個目的地)。
修飾符欄位1146-其內容區分呈一般向量友善指令格式的指定記憶體存取之指令的出現與不指定記憶體存取之指令的出現；即，區分非記憶體存取1105指令模板與記憶體存取1120指令模板。記憶體存取操作讀取及/或寫入至記憶體階層(在一些情況下，使用暫存器中的值來指定來源及/或目的地位址)，而非記憶體存取操作不讀取及/或寫入至記憶體階層。雖然在一實施例中此欄位亦在執行記憶體位址計算的三種不同方式之間進行選擇，但替代性實施例可支援執行記憶體位址計算的更多、更少或不同的方式。
擴增操作欄位1150-其內容辨別除基本操作外還將執行多種不同操作中之哪一者。此欄位係內容脈絡特定的。在本發明之一實施例中，此欄位分成類別欄位1168、α(alpha)欄位1152及β(beta)欄位1154。擴增操作欄位1150允許在單個指令而不是2個、3個或4個指令中執行各組常見操作。
比例欄位1160-其內容允許針按比例縮放索引欄位之內容以用於記憶體位址產生(例如，針對使用2比例 *索引 +基址之位址產生)。
位移欄位1162A-其內容被用作記憶體位址產生之部分(例如針對使用2比例 *索引+基址+位移之位址產生)。
位移因數欄位1162B(請注意，位移欄位1162A緊靠在位移因數欄位1162B上方的並列定位指示使用一個欄位或另一個欄位)-其內容被用作記憶體位址產生之部分；其指定位移因數，將按記憶體位址之大小(N)按比例縮放該位移因，其中N係記憶體存取中之位元組之數目(例如，針對使用2比例 *索引+基址+按比例縮放後的位移的位址產生)。忽略冗餘的低位位元，且因此，將位移因數欄位之內容乘以記憶體運算元總大小(N)以便產生將用於計算有效位址的最終位移。N的值由處理器硬體在執行時間基於完整的運算碼欄位1174(本文中稍後描述)及資料調處欄位1154C予以判定。位移欄位1162A及位移因數欄位1162B在以下意義上來說係選擇性的：該等欄位不用於非記憶體存取1105指令模板，及/或不同實施例可僅實施該兩個欄位中之一者或不實施該兩個欄位。
資料元件寬度欄位1164-其內容辨別將使用許多資料元件寬度中之哪一者(在一些實施例中，針對所有指令；在其他實施例中，僅針對該等指令中之一些)。此欄位在以下意義上來說係選擇性的：若使用運算碼之某一態樣支援僅一個資料元件寬度及/或支援多個資料元件寬度，則不需要此欄位。
寫入遮罩欄位1170-其內容以每資料元件位置為 基礎控制目的地向量運算元中之該資料元件位置是否反映基本操作及擴增操作的結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-寫入遮蔽及歸零-寫入遮蔽兩者。在合併時，向量遮罩允許保護目的地中之任何元件集合，以免在任何操作(由基本操作及擴增操作指定)執行期間更新；在另一實施例中，在對應的遮罩位元為0時，保持目的地之每一元件的舊值。相反地，當歸零時，向量遮罩允許目的地中之任何元件集合在任何操作(由基本操作及擴增操作指定)執行期間被歸零；在一實施例中，在對應的遮罩位元為0值時，將目的地之一元件設定為0。此功能性之一子集係控制被執行之操作的向量長度(即，被修改之元件(自第一個至最後一個)之跨度)之能力；然而，被修改之元件不一定連續。因此，寫入遮罩欄位1170允許部分向量運算，其中包括載入、儲存、算術、邏輯等。雖然所描述的本發明之實施例中，寫入遮罩欄位1170的內容選擇許多寫入遮罩暫存器中之一者，其含有將使用之寫入遮罩(且因此，寫入遮罩欄位1170的內容間接識別將執行之遮蔽)，但替代性實施例改為或另外允許寫入遮罩欄位1170的內容直接指定將執行之遮蔽。
立即欄位1172-其內容允許指定立即。此欄位在以下意義上係選擇性的：在不支援立即的一般向量友善格式之實行方案中不存在此欄位，且在不使用立即的指令中不存在此欄位。
類別欄位1168-其內容區分不同類別的指令。參 看圖11A至圖11B，此欄位之內容在類別A指令與類別B指令之間進行選擇。在圖11A至圖11B中，使用圓角正方形來指示欄位中存在特定值(例如，在圖11A至圖11B中針對類別欄位1168分別為類別A 1168A及類別B 1168B)。
類別A指令模板
在類別A非記憶體存取1105指令模板的情況下，α欄位1152被解譯為RS欄位1152A，其內容辨別將執行不同擴增操作類型中之哪一者(例如，針對非記憶體存取、捨位型操作1110指令模板及非記憶體存取、資料變換型操作1115指令模板，分別指定捨位1152A.1及資料變換1152A.2)，而β欄位1154辨別將執行指定類型之操作中之哪一者。在非記憶體存取1105指令模板的情況下，比例欄位1160、位移欄位1162A及位移比例欄位1162B不存在。
非記憶體存取指令模板-完全捨位控制型操作
在非記憶體存取完全捨位控制型操作1110指令模板中，β欄位1154被解譯為捨位控制欄位1154A，其內容提供靜態捨位。雖然在本發明之所描述實施例中，捨位控制欄位1154A包括抑制所有浮點異常(SAE)欄位1156及捨位操作控制欄位1158，但替代性實施例可支援可將兩個此等概念編碼至同一欄位中或者僅具有此等概念/欄位中之一者或另一者(例如，可僅具有捨位操作控制欄位1158)。
SAE欄位1156-其內容辨別是否要停用異常事件報告；當SAE欄位1156的內容指示啟用了抑制時，特定指令不報告任何種類之浮點異常旗標且不提出任何浮點異常 處置程式。
捨位操作控制欄位1158-其內容辨別要執行一組捨位操作中之哪一者(例如，捨進(Round-up)、捨去(Round-down)、向零捨位(Round-towards-zero)及捨位至最近數值(Round-to-nearest))。因此，捨位操作控制欄位1158允許以每指令為基礎改變捨位模式。在本發明之一實施例中，其中處理器包括用於指定捨位模式之控制暫存器，捨位操作控制欄位1150的內容置換(override)該暫存器值。
非記憶體存取指令模板-資料變換型操作
在非記憶體存取資料變換型操作1115指令模板中，β欄位1154被解譯為資料變換欄位1154B，其內容辨別將執行許多資料變換中之哪一者(例如，非資料變換、拌和、廣播)。
在類別A記憶體存取1120指令模板的情況下，α欄位1152被解譯為收回提示(eviction hint)欄位1152B，其內容辨別將使用收回提示中之哪一者(在圖11A中，針對記憶體存取、暫時1125指令模板及記憶體存取、非暫時1130指令模板，分別指定暫時1152B.1及非暫時1152B.2)，而β欄位1154被解譯為資料調處欄位1154C，其內容辨別將執行許多資料調處操作(亦稱為原指令(primitive))中之哪一者(例如，非調處；廣播；來源的上轉換；及目的地的下轉換)。記憶體存取1120指令模板包括比例欄位1160，且選擇性地包括位移欄位1162A或位移比例欄位1162B。
向量記憶體指令在有轉換支援的情況下執行自 記憶體的向量載入及至記憶體的向量儲存。如同常規向量指令一樣，向量記憶體指令以逐個資料元件的方式自記憶體傳遞資料/傳遞資料至記憶體，其中實際被傳遞之元件係由被選為寫入遮罩之向量遮罩的內容指定。
記憶體存取指令模板-暫時
暫時資料係可能很快被再使用以便足以受益於快取的資料。然而，此係提示，且不同處理器可以不同方式實施提示，其中包括完全忽略該提示。
記憶體存取指令模板-非暫時
非暫時資料係不可能很快被再使用以便足以受益於第一階快取記憶體中之快取的資料，且應被賦予優先權來收回。然而，此係提示，且不同處理器可以不同方式實施提示，其中包括完全忽略該提示。
類別B指令模板
在類別B指令模板的情況下，α欄位1152被解譯為寫入遮罩控制(Z)欄位1152C，其內容辨別由寫入遮罩欄位1170控制之寫入遮蔽應為合併還是歸零。
在類別B非記憶體存取1105指令模板的情況下，β欄位1154之部分被解譯為RL欄位1157A，其內容辨別將執行不同擴增操作類型中之哪一者(例如，針對非記憶體存取、寫入遮罩控制、部分捨位控制型操作1112指令模板及非記憶體存取、寫入遮罩控制、VSIZE型操作1117指令模板，分別指定捨位1157A.1及向量長度(VSIZE)1157A.2)，而β欄位1154之剩餘部分辨別將執行指定類型之操作中之 哪一者。在非記憶體存取1105指令模板的情況下，比例欄位1160、位移欄位1162A及位移比例欄位1162B不存在。
在非記憶體存取、寫入遮罩控制、部分捨位控制型操作1110指令模板中，β欄位1154之剩餘部分被解譯為捨位操作欄位1159A，且異常事件報告被停用(特定指令不報告任何種類之浮點異常旗標且不提出任何浮點異常處置程式)。
捨位操作欄位1159A-就像捨位操作欄位1158一樣，其內容辨別要執行一組捨位操作中之哪一者(例如，捨進、捨去、向零捨位及捨位至最近數值)。因此，捨位操作控制欄位1159A允許以每指令為基礎改變捨位模式。在本發明之一實施例中，其中處理器包括用於指定捨位模式之控制暫存器，捨位操作控制欄位1150的內容置換該暫存器值。
在非記憶體存取、寫入遮罩控制、VSIZE型操作1117指令模板中，β欄位1154之剩餘部分被解譯為向量長度欄位1159B，其內容辨別將對許多資料向量長度中之哪一者執行(例如，128、256或512個位元組)。
在類別B記憶體存取1120指令模板的情況下，β欄位1154之部分被解譯為廣播欄位1157B，其內容辨別是否將執行廣播型資料調處操作，而β欄位1154之剩餘部分被解譯為向量長度欄位1159B。記憶體存取1120指令模板包括比例欄位1160，且選擇性地包括位移欄位1162A或位移比例欄位1162B。
關於一般向量友善指令格式1100，完整的運算碼 欄位1174被展示出為包括格式欄位1140、基本操作欄位1142及資料元件寬度欄位1164。雖然展示出的一實施例中，完整的運算碼欄位1174包括所有此等欄位，但在不支援所有此等欄位的實施例中，完整的運算碼欄位1174不包括所有此等欄位。完整的運算碼欄位1174提供運算碼(opcode)。
擴增操作欄位1150、資料元件寬度欄位1164及寫入遮罩欄位1170允許以一般向量友善指令格式以每指令為基礎來指定此等特徵。
寫入遮罩欄位與資料元件寬度欄位的組合產生具型式之指令，因為該等指令允許基於不同資料元件寬度來應用遮罩。
在類別A及類別B中所建立的各種指令模板在不同情形中有益。在本發明之一些實施例中，不同處理器或處理器內的不同核心可僅支援類別A，僅支援類別B，或支援上述兩種類別。舉例而言，意欲用於通用計算的高效能通用亂序核心可僅支援類別B，主要意欲用於圖形及/或科學(通量)計算之核心可僅支援類別A，且意欲用於上述兩種計算的核心可支援上述兩種類別(當然，具有來自兩種類別之模板及指令的某種混合但不具有來自兩種類別之所有模板及指令的核心在本發明之範圍內)。單個處理器亦可包括多個核心，所有該等核心支援相同類別，或其中不同核心支援不同類別。舉例而言，在具有分開的圖形及通用核心之處理器中，主要意欲用於圖形及/或科學計算之圖形核心 中之一者可僅支援類別A，而通用核心中之一或多者可為僅支援類別B的高效能通用核心，其具有亂序執行及暫存器重新命名，意欲用於通用計算。不具有分開的圖形核心之另一處理器可包括支援類別A及類別B兩者的一或多個通用循序或亂序核心。當然，在本發明之不同實施例中，來自一個類別的特徵亦可實施於另一類別中。用高階語言撰寫之程式將被翻譯(例如，即時編譯或靜態編譯)成各種不同可執行形式，其中包括：1)僅具有目標處理器所支援執行之類別的指令之形式；或2)具有替代性常式且具有控制流碼之形式，其中該等常式係使用所有類別的指令之不同組合來撰寫的，該控制流碼基於當前正在執行該碼的處理器所支援之指令來選擇要執行的常式。
圖12 係例示根據本發明之實施例之示範性特定向量友善指令格式的方塊圖。圖12展示出特定向量友善指令格式1200，該格式在以下意義上係特定的：其指定欄位之位置、大小、解譯及次序以及彼等欄位中之一些的值。特定向量友善指令格式1200可用來擴展x86指令集，且因此，該等欄位中之一些與現有x86指令集及其擴展(例如AVX)中所使用的欄位類似或相同。此格式保持與現有x86指令集以及擴展的前綴編碼欄位、實際運算碼位元組欄位、MOD R/M欄位、SIB欄位、位移欄位及立即欄位一致。從圖11之欄位例示圖12之欄位對映至該等欄位中。
應理解，雖然出於說明目的在一般向量友善指令格式1100的情況下參考特定向量友善指令格式1200來描述 本發明之實施例，但除非主張，否則本發明不限於特定向量友善指令格式1200。例如，一般向量友善指令格式1100考量了各種欄位之各種可能大小，而特定向量友善指令格式1200被示出為具有特定大小的欄位。藉由特定實例，雖然在特定向量友善指令格式1200中將資料元件寬度欄位1164說明為一個位元的欄位，但本發明不限於此(亦即，一般向量友善指令格式1100考量了資料元件寬度欄位1164之其他大小)。
一般向量友善指令格式1100包括以下欄位，下文按圖12A中例示之次序列出該等欄位。
EVEX前綴(位元組0-3)1202-以四位元組形式予以編碼。
格式欄位1140(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)係格式欄位1140，且其含有0x62(在本發明之一實施例中，用來辨別向量友善指令格式的獨特值)。
第二至第四位元組(EVEX位元組1-3)包括提供特定能力之許多位元欄位。
REX欄位1205(VEX位元組1，位元[7-5])由EVEX.R位元欄位(EVEX位元組1，位元-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)及1157BEX位元組1，位元[5]-B)組成。EVEX.R、EVEX.X及EVEX.B位元欄位提供的功能性與對應的VEX位元欄位相同，且係使用1的補數形式予以編碼，亦即，ZMM0係編碼為1111B，ZMM15係編碼為 0000B。指令之其他欄位如此項技術中已知的來編碼暫存器索引之下三個位元(rrr、xxx及bbb)，因此藉由增添EVEX.R、EVEX.X及EVEX.B而形成Rrrr、Xxxx及Bbbb。
REX’欄位1110-此係REX’欄位1110之第一部分，且係用來編碼擴展式32暫存器組的上16或下16個暫存器之EVEX.R’位元欄位(EVEX位元組1，位元[4]-R’)。在本發明之一實施例中，以位元反轉格式儲存此位元與如下文所指示之其他位元，以區別於(以熟知的x86 32位元模式)BOUND指令，其實際運算碼位元組為62，但在MOD R/M欄位(下文描述)中不接受MOD欄位中的值11；本發明之替代性實施例不以反轉格式儲存此位元與下文所指示之其他位元。使用值1來編碼下16個暫存器。換言之，藉由組合EVEX.R’、EVEX.R及來自其他欄位的其他RRR，形成R’Rrrr。
運算碼對映欄位1215(EVEX位元組1，位元[3：0]-mmmm)-其內容編碼隱式引導運算碼位元組(0F、0F 38或0F 3)。
資料元件寬度欄位1164(EVEX位元組2，位元[7]-W)-係由符號EVEX.W表示。EVEX.W用來定義資料類型之細微度(大小)(32位元的資料元件或64位元的資料元件)。
EVEX.vvvv 1220(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvvv的作用可包括以下各者：1)EVEX.vvvv編碼以反轉(1的補數)形式指定的第一來源暫存器運算元，且針對具有兩個或兩個以上來源運算元的指令有效；2)EVEX.vvvv 編碼針對某些向量移位以1的補數形式指定的目的地暫存器運算元；或3)EVEX.vvvv不編碼任何運算元，該欄位得以保留且應包含1111b。因此，EVEX.vvvv欄位1220編碼以反轉(1的補數)形式儲存的第一來源暫存器指定符之4個低位位元。取決於指令，使用額外的不同EVEX位元欄位將指定符大小擴展成32個暫存器。
EVEX.U 1168類別欄位(EVEX位元組2，位元[2]-U)-若EVEX.U=0，則其指示類別A或EVEX.U0；若EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位1225(EVEX位元組2，位元[1：0]-pp)-提供基本操作欄位之額外位元。除了以EVEX前綴格式提供對舊式SSE指令的支援，此亦具有緊縮SIMD前綴的益處(不需要一個位元組來表達SIMD前綴，EVEX前綴僅需要2個位元)。在一實施例中，為了以舊式格式及EVEX前綴格式支援使用SIMD前綴(66H、F2H、F3H)之舊式SSE指令，將此等舊式SIMD前綴編碼至SIMD前綴編碼欄位中；且在執行時間將其展開成舊式SIMD前綴，然後提供至解碼器之PLA(因此PLA可執行此等舊式指令的舊式格式及EVEX格式兩者，而無需修改)。雖然較新的指令可直接使用EVEX前綴編碼欄位之內容作為運算碼擴展，但某些實施例以類似方式展開以獲得一致性，但允許此等舊式SIMD前綴指定不同含義。替代性實施例可重新設計PLA來支援2位元的SIMD前綴編碼，且因此不需要該展開。
α欄位1152(EVEX位元組3，位元[7]-EH；亦稱為 EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制及EVEX.N；亦由α說明)-如先前所描述，此欄位係內容脈絡特定的。
β欄位1154(EVEX位元組3，位元[6：4]-SSS，亦稱為EVEX.s2-0 、EVEX.r2-0 、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦由βββ說明)-如先前所描述，此欄位係內容脈絡特定的。
REX’欄位1110-此係REX’欄位之剩餘部分，且係可用來編碼擴展式32暫存器組的上16或下16個暫存器之EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)。以位元反轉格式儲存此位元。使用值1來編碼下16個暫存器。換言之，藉由組合EVEX.V’、EVEX.vvvv，形成V’VVVV。
寫入遮罩欄位1170(EVEX位元組3，位元[2：0]-kkk)-其內容如先前所描述指定寫入遮罩暫存器中之暫存器的索引。在本發明之一實施例中，特定值EVEX.kkk=000之特殊作用係暗示不對特定指令使用寫入遮罩(此可以各種方式來實施，其中包括使用硬連線(hardwired)至所有硬體的寫入遮罩或繞過(bypass)遮蔽硬體之硬體)。
實際運算碼欄位1230(位元組4)亦稱為運算碼位元組。在此欄位中指定運算碼之部分。
MOD R/M欄位1240(位元組5)包括MOD欄位1242、Reg欄位1244及R/M欄位1246。如先前所描述，MOD欄位1242的內容區分記憶體存取操作與非記憶體存取操 作。Reg欄位1244之作用可概述為兩種情形：編碼目的地暫存器運算元或來源暫存器運算元，或者被視為運算碼擴展且不用來編碼任何指令運算元。R/M欄位1246之作用可包括以下各者：編碼參考記憶體位址之指令運算元，或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、索引、基址(SIB)位元組(位元組6)-如先前所描述，比例欄位1150的內容係用於記憶體位址產生。SIB.xxx 1254及SIB.bbb 1256-此等欄位之內容已在先前關於暫存器索引Xxxx及Bbbb提到。
移位欄位1162A(位元組7-10)-當MOD欄位1242含有10時，位元組7-10係移位欄位1162A，且其與舊式32位元的位移(disp32)相同地起作用，且在位元組細微度上起作用。
位移因數欄位1162B(位元組7)-當MOD欄位1242含有01時，位元組7係位移因數欄位1162B。此欄位之位置與舊式x86指令集8位元的位移(disp8)相同，其在位元組細微度上起作用。因為disp8經正負號擴展，所以disp8僅可解決在-128與127位元組之間的位移；就64個位元組的快取列(cache line)而言，disp8使用8個位元，該等位元可被設定為僅四個實際有用的值-128、-64、0及64；因為常常需要更大範圍，所以使用disp32；然而，disp32需要4個位元組。與disp8及disp32相比，位移因數欄位1162B係disp8之重新解譯；當使用位移因數欄位1162B時，實際位移係由位移因數欄位的內容乘以記憶體運算元存取之大小(N)判定。此類型 之位移被稱為disp8*N。此減少了平均指令長度(單個位元組用於位移，但具有大得多的範圍)。此壓縮位移係基於如下假設：有效位移係記憶體存取之細微度的倍數，且因此，不需要編碼位址位移之冗餘低位位元。換言之，位移因數欄位1162B替代了舊式x86指令集8位元的位移。因此，位移因數欄位1162B的編碼方式與x86指令集8位元的位移相同(因此ModRM/SIB編碼規則無變化)，其中唯一例外為，disp8超載(overload)至disp8*N。換言之，編碼規則或編碼長度無變化，而僅僅係硬體對位移值的解譯有變化(硬體需要按記憶體運算元之大小來按比例縮放該位移以獲得逐個位元組的位址位移)。
立即欄位1172如先前所描述而操作。
完整的運算碼欄位
圖12B係例示特定向量友善指令格式1200的欄位之方塊圖，該等欄位組成根據本發明之一實施例之完整的運算碼欄位1174。具體而言，完整的運算碼欄位1174包括格式欄位1140、基本操作欄位1142及資料元件寬度(W)欄位1164。基本操作欄位1142包括前綴編碼欄位1225、運算碼對映欄位1215及實際運算碼欄位1230。
暫存器索引欄位
圖12C係例示特定向量友善指令格式1200的欄位之方塊圖，該等欄位組成根據本發明之一實施例之暫存器索引欄位1144。具體而言，暫存器索引欄位1144包括REX欄位1205、REX’欄位1210、MODR/M.reg欄位1244、 MODR/M.r/m欄位1246、VVVV欄位1220、xxx欄位1254及bbb欄位1256。
擴增操作欄位
圖12D係例示特定向量友善指令格式1200的欄位之方塊圖，該等欄位組成根據本發明之一實施例之擴增操作欄位1150。當類別(U)欄位1168含有0時，其表示EVEX.U0(類別A 1168A)；當其含有1時，其表示EVEX.U1(類別B 1168B)。當U=0且MOD欄位1242含有11(表示非記憶體存取操作)時，α欄位1152(EVEX位元組3，位元[7]-EH)被解譯為rs欄位1152A。當rs欄位1152A含有1(捨位1152A.1)時，β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解譯為捨位控制欄位1154A。捨位控制欄位1154A包括一個位元的SAE欄位1156及兩個位元的捨位操作欄位1158。當rs欄位1152A含有0(資料變換1152A.2)時，β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解譯為三個位元的資料變換欄位1154B。當U=0且MOD欄位1242含有00、01或10(表示記憶體存取操作)時，α欄位1152(EVEX位元組3，位元[7]-EH)被解譯為收回提示(EH)欄位1152B且β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解譯為三個位元的資料調處欄位1154C。
當U=1時，α欄位1152(EVEX位元組3，位元[7]-EH)被解譯為寫入遮罩控制(Z)欄位1152C。當U=1且MOD欄位1242含有11(表示非記憶體存取操作)時，β欄位1154之部分(EVEX位元組3，位元[4]-S0 )被解譯為RL欄位1157A；當RL 欄位1157A含有1(捨位1157A.1)時，β欄位1154之剩餘部分(EVEX位元組3，位元[6-5]-S2- i)被解譯為捨位操作欄位1159A，而RL欄位1157A含有0(VSIZE 1157.A2)時，β欄位1154之剩餘部分(EVEX位元組3，位元[6-5]-S2-1 )被解譯為向量長度欄位1159B(EVEX位元組3，位元[6-5]-L1-0 )。當U=1且MOD欄位1242含有00、01或10(表示記憶體存取操作)時，β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解譯為向量長度欄位1159B(EVEX位元組3，位元[6-5]-L1-0 )及廣播欄位1157B(EVEX位元組3，位元[4]-B)。
圖13A至圖13D 係根據本發明之一實施例之暫存器架構1300的方塊圖。在所例示之實施例中，有32個向量暫存器1310，其寬度為512個位元；此等暫存器被稱為zmm0至zmm31。下16個zmm暫存器的低位256個位元覆疊在暫存器ymm0-16上。下16個zmm暫存器的低位128個位元(ymm暫存器的低位128個位元)覆疊在暫存器xmm0-15上。特定向量友善指令格式1200如下表中所例示對此等覆疊暫存器檔案進行操作。
換言之，向量長度欄位1159B在最大長度與一或多個其他較短長度之間進行選擇，其中每一此種較短長度係前一長度的一半長度；且不具有向量長度欄位1159B的指令模板對最大向量長度進行操作。另外，在一實施例中，特定向量友善指令格式1200之類別B指令模板對緊縮或純量單精度/雙精度浮點資料及緊縮或純量整數資料進行操作。純量操作係對zmm/ymm/xmm暫存器中之最低位資料元件位置執行的操作；較高位資料元件位置保持與其在指令之前相同或歸零，此取決於實施例。
寫入遮罩暫存器1315-在所例示之實施例中，有8個寫入遮罩暫存器(k0至k7)，每一寫入遮罩暫存器的大小為64個位元。在替代實施例中，寫入遮罩暫存器915的大小為16個位元。如先前所描述，在本發明之一實施例中，向量遮罩暫存器k0無法用作寫入遮罩；當通常將指示k0之編碼被用於寫入遮罩時，其選擇固線式寫入遮罩0xFFFF，從而有效停用對該指令之寫入遮蔽。
通用暫存器1325-在所例示之實施例中，有十六個64位元的通用暫存器，該等暫存器與現有的x86定址模式一起用來定址記憶體運算元。藉由名稱RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8至R15來參考此等暫存 器。
純量浮點堆疊暫存器檔案(x87堆疊)1345，上面混疊有MMX緊縮整數平板暫存器檔案1350-在所例示之實施例中，x87堆疊係八個元件的堆疊，用來使用x87指令集擴展對32/64/80個位元的浮點資料執行純量浮點運算；而MMX暫存器用來對64個位元的緊縮整數資料執行運算以及保存運算元，該等運算元係用於在MMX暫存器與XMM暫存器之間執行的一些運算。
本發明之替代性實施例可使用更寬或更窄的暫存器。另外，本發明之替代性實施例可使用更多、更少或不同的暫存器檔案或暫存器。
圖14A至圖14B 例示更特定的示範性循序核心架構之方塊圖，該核心將係晶片中的若干邏輯區塊(包括相同類型及/或不同類型的其他核心)中之一者。邏輯區塊經由高頻寬互連網路(例如環形網路)與一些固定功能邏輯、記憶體I/O介面及其他必要的I/O邏輯通訊，此取決於應用。
圖14A係根據本發明之實施例的單個處理器核心及其至晶粒上互連網路1402的連接以及其2階(L2)快取記憶體局域子集1404之方塊圖。在一實施例中，指令解碼器1400支援x86指令集與緊縮資料指令集擴展。L1快取記憶體1406允許對快取記憶體進行低延時存取，存取至純量單元及向量單元中。雖然在一實施例中(為了簡化設計)，純量單元1408及向量單元1410使用單獨的暫存器組(分別使用純量暫存器1412及向量暫存器1414)，且在純量單元1408與 向量單元1410之間傳遞的資料被寫入至記憶體，然後自1階(L1)快取記憶體1406被讀回，但本發明之替代性實施例可使用不同方法(例如，使用單個暫存器組，或包括允許在兩個暫存器檔案之間傳遞資料而無需寫入及讀回的通訊路徑)。
L2快取記憶體局域子集1404係全域L2快取記憶體之部分，全域L2快取記憶體分成單獨的局域子集，每個處理器核心一個局域子集。每一處理器核心具有至其自有之L2快取記憶體局域子集1404的直接存取路徑。處理器核心所讀取之資料係儲存於其自有之L2快取記憶體子集1404中且可被快速存取，此存取係與其他處理器核心存取其自有之局域L2快取記憶體子集1404並行地進行。由處理器核心所寫入之資料係儲存於其自有之L2快取記憶體子集1404中且必要時自其他子集清除掉。環形網路確保共享資料之同調性。環形網路係雙向的，以允許諸如處理器核心、L2快取記憶體及其他邏輯區塊之代理在晶片內彼此通訊。每一環形資料路徑在每個方向上的寬度係1012個位元。
圖14B係根據本發明之實施例的圖14A中之處理器核心之部分的展開圖。圖14B包括L1快取記憶體1404之L1資料快取記憶體1406A部分，以及關於向量單元1410及向量暫存器1414之更多細節。具體而言，向量單元1410係寬度為16之向量處理單元(VPU)(參見寬度為16之ALU 1428)，其執行整數、單精度浮點數及雙精度浮點數指令中之一或多者。VPU支援由拌和單元1420對暫存器輸入進行 拌和、由數值轉換單元1422A-B進行數值轉換，以及由複製單元1424對記憶體輸入進行複製。寫入遮罩暫存器1426允許預測所得向量寫入。
本發明之實施例可包括已如上所述之各種步驟。該等步驟可體現於機器可執行指令中，該等機器可執行指令可用來使通用處理器或專用處理器執行該等步驟。或者，該等步驟可藉由含有用於執行該等步驟之硬連線邏輯的特定硬體組件來執行，或藉由可規劃電腦組件及慣用硬體組件之任何組合來執行。
如本文所述，指令可代表諸如特殊應用積體電路(ASIC)之硬體的特定組態，該硬體係組配來執行某些操作或具有儲存於體現於非暫時性電腦可讀媒體中之記憶體中的預定功能性或軟體指令。因此，圖式中所展示的技術可使用儲存於一或多個電子設備(例如，終端站、網路元件等等)上之程式碼及資料來實行且在該一或多個電子設備上執行。此等電子設備儲存程式碼及資料，且使用電腦機器可讀媒體來進行通訊(內部通訊及/或與網路上的其他電子設備)，該電腦機器可讀媒體諸如非暫時性電腦機器可讀儲存媒體(例如磁碟；光碟；隨機存取記憶體；唯讀記憶體；快閃記憶體設備；相變記憶體)及暫時性電腦機器可讀通訊媒體(例如電氣、光學、聲學或其他形式之傳播信號-諸如，載波、紅外信號、數位信號等)。此外，此等電子設備通常包括耦接至一或多個其他組件的一或多個處理器的集合，該等其他組件諸如一或多個儲存設備(非暫時性機器可讀 儲存媒體)、使用者輸入/輸出設備(例如，鍵盤、觸控螢幕及/或顯示器)及網路連結。處理器及其他組件的集合之耦接係通常經由一或多個匯流排及橋(亦稱為匯流排控制器)來進行。載送網路訊務之儲存設備及信號分別表示一或多個機器可讀儲存媒體及機器可讀通訊媒體。
因此，給定電子設備之儲存設備通常儲存用於在該電子設備之一或多個處理器的集合上執行的程式碼及/或資料。當然，本發明之實施例的一或多個部分可使用軟體、韌體及/或硬體的不同組合來實行。在該詳細說明之全部內容中，出於解釋之目的，闡述眾多特定細節以便提供對本發明之徹底理解。然而，對熟習此項技術者而言明顯的是，本發明可無需利用該等特定細節中的一些來實踐。在某些實例中，熟知之結構及功能未在細節上做仔細描述，以便避免模糊本發明之主題。因此，本發明之範疇及精神應根據隨後的申請專利範圍來判斷。
100‧‧‧處理管線
102‧‧‧擷取級段
104‧‧‧長度解碼級段
106‧‧‧解碼級段
108‧‧‧分配級段
110‧‧‧重新命名級段
112‧‧‧排程級段
114‧‧‧暫存器讀取/記憶體讀取級段
116‧‧‧執行級段
118‧‧‧回寫/記憶體寫入級段
122‧‧‧異常處置級段
124‧‧‧確認級段

Claims (34)

  1. 一種處理器，其用於執行指令以藉由實行以下操作而自一通用來源暫存器廣播至一目的地向量暫存器：選擇將要更新之該目的地向量暫存器內之資料元件位置N；若一遮罩指標被設定為第一指示，則將來自該通用來源暫存器之一組資料廣播至該目的地向量暫存器內之資料元件位置N；以及若該遮罩指標被設定為第二指示，則將零複製至該目的地向量暫存器內之資料元件位置N或保持該目的地向量暫存器內之資料元件位置N內所儲存之現有值。
  2. 如申請專利範圍第1項之處理器，其中該第一指示為不使用遮蔽。
  3. 如申請專利範圍第2項之處理器，其中該第二指示指示使用遮蔽。
  4. 如申請專利範圍第3項之處理器，其中該第一指示指示一第一遮罩值並且該第二指示指示一第二遮罩值。
  5. 如申請專利範圍第4項之處理器，其中該第一遮罩值包含布林假值並且該第二遮罩值包含布林真值。
  6. 如申請專利範圍第1項之處理器，其中該通用來源暫存器包含8位元、16位元、32位元、或64位元暫存器。
  7. 如申請專利範圍第6項之處理器，其中該目的地向量暫存器內之該等資料元件位置中之每一者分別儲存8位 元、16位元、32位元、或64位元值。
  8. 如申請專利範圍第1項之處理器，其中該目的地向量暫存器包含128位元、256位元、或512位元暫存器。
  9. 一種用以自通用來源暫存器廣播至一目的地向量暫存器的方法，其包含：選擇將要更新之該目的地向量暫存器內之資料元件位置N；若一遮罩指標被設定為第一指示，則將來自該通用來源暫存器之一組資料廣播至該目的地向量暫存器內之資料元件位置N；以及若該遮罩指標被設定為第二指示，則將零複製至該目的地向量暫存器內之資料元件位置N或保持該目的地向量暫存器內之資料元件位置N內所儲存之現有值。
  10. 如申請專利範圍第1項之方法，其中該第一指示為不使用遮蔽。
  11. 如申請專利範圍第10項之方法，其中該第二指示指示使用遮蔽。
  12. 如申請專利範圍第11項之方法，其中該第一指示指示一第一遮罩值並且該第二指示指示一第二遮罩值。
  13. 如申請專利範圍第12項之方法，其中該第一遮罩值包含布林假值並且該第二遮罩值包含布林真值。
  14. 如申請專利範圍第9項之方法，其中該通用來源暫存器包含8位元、16位元、32位元、或64位元暫存器。
  15. 如申請專利範圍第14項之方法，其中該目的地向量暫 存器內之該等資料元件位置中之每一者分別儲存8位元、16位元、32位元、或64位元值。
  16. 如申請專利範圍第9項之方法，其中該目的地向量暫存器包含128位元、256位元、或512位元暫存器。
  17. 一種用以自一通用來源暫存器廣播至一目的地向量暫存器的電腦系統，其包括：用於儲存程式碼的一記憶體；以及用於處理該程式碼以執行以下操作的一處理器：選擇將要更新之該目的地向量暫存器內之資料元件位置N；若一遮罩指標被設定為第一指示，則將來自該通用來源暫存器之一組資料廣播至該目的地向量暫存器內之資料元件位置N；以及若該遮罩指標被設定為第二指示，則將零複製至該目的地向量暫存器內之資料元件位置N或保持該目的地向量暫存器內之資料元件位置N內所儲存之現有值。
  18. 如申請專利範圍第17項之系統，其中該第一指示為不使用遮蔽。
  19. 如申請專利範圍第18項之系統，其中該第二指示指示使用遮蔽。
  20. 如申請專利範圍第19項之系統，其中該第一指示指示一第一遮罩值並且該第二指示指示一第二遮罩值。
  21. 如申請專利範圍第20項之系統，其中該第一遮罩值包含布林假值並且該第二遮罩值包含布林真值。
  22. 如申請專利範圍第17項之系統，其中該通用來源暫存器包含8位元、16位元、32位元、或64位元暫存器。
  23. 如申請專利範圍第22項之系統，其中該目的地向量暫存器內之該等資料元件位置中之每一者分別儲存8位元、16位元、32位元、或64位元值。
  24. 如申請專利範圍第17項之系統，其中該目的地向量暫存器包含128位元、256位元、或512位元暫存器。
  25. 如申請專利範圍第17項之系統，其進一步包括：一顯示轉接器，其響應於該處理器執行該程式碼來渲染圖形影像。
  26. 如申請專利範圍第17項之系統，其進一步包括：一使用者輸入介面，其用以接收來自一使用者輸入設備之控制信號，該處理器響應於該等控制信號來執行該程式碼。
  27. 一種用以執行指令以自一通用來源暫存器廣播至一目的地向量暫存器的處理器，其包括：選擇將要更新之該目的地向量暫存器內之資料元件位置N之構件；若一遮罩指標被設定為第一指示，則將來自該通用來源暫存器之一組資料廣播至該目的地向量暫存器內之資料元件位置N之構件；以及若該遮罩指標被設定為第二指示，則將零複製至該目的地向量暫存器內之資料元件位置N或保持該目的地向量暫存器內之資料元件位置N內所儲存之現有值之構 件。
  28. 如申請專利範圍第27項之處理器，其中該第一指示為不使用遮蔽。
  29. 如申請專利範圍第28項之處理器，其中該第二指示指示使用遮蔽。
  30. 如申請專利範圍第29項之處理器，其中該第一指示指示一第一遮罩值並且該第二指示指示一第二遮罩值。
  31. 如申請專利範圍第30項之處理器，其中該第一遮罩值包含布林假值並且該第二遮罩值包含布林真值。
  32. 如申請專利範圍第27項之處理器，其中該通用來源暫存器包含8位元、16位元、32位元、或64位元暫存器。
  33. 如申請專利範圍第32項之處理器，其中該目的地向量暫存器內之該等資料元件位置中之每一者分別儲存8位元、16位元、32位元、或64位元值。
  34. 如申請專利範圍第27項之處理器，其中該目的地向量暫存器包含128位元、256位元、或512位元暫存器。
TW101149307A 2011-12-23 2012-12-22 用於從通用暫存器至向量暫存器的廣播之裝置及方法 TWI501147B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067089 WO2013095612A1 (en) 2011-12-23 2011-12-23 Apparatus and method for broadcasting from a general purpose register to a vector register

Publications (2)

Publication Number Publication Date
TW201339963A TW201339963A (zh) 2013-10-01
TWI501147B true TWI501147B (zh) 2015-09-21

Family

ID=48669253

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101149307A TWI501147B (zh) 2011-12-23 2012-12-22 用於從通用暫存器至向量暫存器的廣播之裝置及方法

Country Status (4)

Country Link
US (1) US20140059322A1 (zh)
CN (2) CN108519921B (zh)
TW (1) TWI501147B (zh)
WO (1) WO2013095612A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10223113B2 (en) * 2014-03-27 2019-03-05 Intel Corporation Processors, methods, systems, and instructions to store consecutive source elements to unmasked result elements with propagation to masked result elements
US20160179520A1 (en) * 2014-12-23 2016-06-23 Intel Corporation Method and apparatus for variably expanding between mask and vector registers
US10296489B2 (en) * 2014-12-27 2019-05-21 Intel Corporation Method and apparatus for performing a vector bit shuffle
US10445092B2 (en) * 2014-12-27 2019-10-15 Intel Corporation Method and apparatus for performing a vector permute with an index and an immediate
US10296334B2 (en) * 2014-12-27 2019-05-21 Intel Corporation Method and apparatus for performing a vector bit gather
US20180088946A1 (en) * 2016-09-27 2018-03-29 Intel Corporation Apparatuses, methods, and systems for mixing vector operations
EP3336691B1 (en) 2016-12-13 2022-04-06 ARM Limited Replicate elements instruction
EP3336692B1 (en) * 2016-12-13 2020-04-29 Arm Ltd Replicate partition instruction
US10846087B2 (en) * 2016-12-30 2020-11-24 Intel Corporation Systems, apparatuses, and methods for broadcast arithmetic operations
US10268479B2 (en) 2016-12-30 2019-04-23 Intel Corporation Systems, apparatuses, and methods for broadcast compare addition
US11579881B2 (en) * 2017-06-29 2023-02-14 Intel Corporation Instructions for vector operations with constant values
US20200210517A1 (en) 2018-12-27 2020-07-02 Intel Corporation Systems and methods to accelerate multiplication of sparse matrices
US10983793B2 (en) * 2019-03-29 2021-04-20 Intel Corporation Array broadcast and reduction systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200406684A (en) * 2002-10-22 2004-05-01 Ip First Llc Apparatus and method for masked move to and from flags register in a processor
TW200627269A (en) * 2004-10-20 2006-08-01 Intel Corp Looping instructions for a single instruction, multiple data execution engine
US7095808B1 (en) * 2000-08-16 2006-08-22 Broadcom Corporation Code puncturing method and apparatus
US20070118720A1 (en) * 2005-11-22 2007-05-24 Roger Espasa Technique for setting a vector mask
US20080244369A1 (en) * 2007-03-29 2008-10-02 Yibo Jiang Register read mechanism

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030105945A1 (en) * 2001-11-01 2003-06-05 Bops, Inc. Methods and apparatus for a bit rake instruction
US7739319B2 (en) * 2001-10-29 2010-06-15 Intel Corporation Method and apparatus for parallel table lookup using SIMD instructions
US20100274988A1 (en) * 2002-02-04 2010-10-28 Mimar Tibet Flexible vector modes of operation for SIMD processor
JP3835362B2 (ja) * 2002-07-05 2006-10-18 日産自動車株式会社 燃料電池システム
JP4449489B2 (ja) * 2004-02-19 2010-04-14 ソニー株式会社 信号処理装置および信号処理方法
US7873812B1 (en) * 2004-04-05 2011-01-18 Tibet MIMAR Method and system for efficient matrix multiplication in a SIMD processor architecture
CN100547520C (zh) * 2007-11-07 2009-10-07 威盛电子股份有限公司 计算机系统及计算机系统的电源管理方法
CN100535851C (zh) * 2007-11-16 2009-09-02 中国科学院计算技术研究所 一种浮点数据转换装置和方法
US8667250B2 (en) * 2007-12-26 2014-03-04 Intel Corporation Methods, apparatus, and instructions for converting vector data
CN100530164C (zh) * 2007-12-29 2009-08-19 中国科学院计算技术研究所 一种risc处理器及其寄存器标志位处理方法
US8793472B2 (en) * 2008-08-15 2014-07-29 Apple Inc. Vector index instruction for generating a result vector with incremental values based on a start value and an increment value
US7814303B2 (en) * 2008-10-23 2010-10-12 International Business Machines Corporation Execution of a sequence of vector instructions preceded by a swizzle sequence instruction specifying data element shuffle orders respectively
WO2010113269A1 (ja) * 2009-03-31 2010-10-07 トヨタ自動車株式会社 触媒劣化判定装置及び触媒劣化判定方法
US8775153B2 (en) * 2009-12-23 2014-07-08 Intel Corporation Transitioning from source instruction set architecture (ISA) code to translated code in a partial emulation environment
CN102193788B (zh) * 2010-03-12 2016-08-03 复旦大学 基于动态二进制翻译的跨平台驱动程序复用方法
US20130305020A1 (en) * 2011-04-01 2013-11-14 Robert C. Valentine Vector friendly instruction format and execution thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095808B1 (en) * 2000-08-16 2006-08-22 Broadcom Corporation Code puncturing method and apparatus
TW200406684A (en) * 2002-10-22 2004-05-01 Ip First Llc Apparatus and method for masked move to and from flags register in a processor
TW200627269A (en) * 2004-10-20 2006-08-01 Intel Corp Looping instructions for a single instruction, multiple data execution engine
US20070118720A1 (en) * 2005-11-22 2007-05-24 Roger Espasa Technique for setting a vector mask
US20080244369A1 (en) * 2007-03-29 2008-10-02 Yibo Jiang Register read mechanism

Also Published As

Publication number Publication date
CN104126167A (zh) 2014-10-29
CN108519921B (zh) 2022-07-12
TW201339963A (zh) 2013-10-01
WO2013095612A1 (en) 2013-06-27
CN104126167B (zh) 2018-05-11
US20140059322A1 (en) 2014-02-27
CN108519921A (zh) 2018-09-11

Similar Documents

Publication Publication Date Title
TWI501147B (zh) 用於從通用暫存器至向量暫存器的廣播之裝置及方法
TWI470544B (zh) 用以響應於單一指令而執行橫向加法或減法之系統、裝置及方法
TWI517031B (zh) 用於呈現各別複數之複數共軛根之向量指令
TWI483183B (zh) 混洗浮點或整數值的裝置與方法
TWI518590B (zh) 多暫存器聚集指令
TWI496080B (zh) 轉置指令之技術
TWI476682B (zh) 用以偵測向量暫存器內相等元素之裝置及方法
TWI498815B (zh) 用以響應於單一指令而執行橫向部分和之系統、裝置及方法
TWI517039B (zh) 用以對緊縮資料執行差異解碼之系統，設備，及方法
TWI543076B (zh) 用於資料類型之向下轉換的裝置及方法（二）
TWI489383B (zh) 遮蔽排列指令的裝置及方法
TWI525538B (zh) 超級乘加（ｓｕｐｅｒ ｍａｄｄ）指令技術
TWI509406B (zh) 用於以推測支援來執行向量化的裝置及方法
TWI498816B (zh) 用於設定輸出遮罩之方法、製造物品及設備
TWI473015B (zh) 執行向量頻率擴展指令之方法、處理器核心以及製品
TWI663545B (zh) 執行置換運算的處理器
TWI575451B (zh) 用於遮罩及向量暫存器之間的可變擴充的方法及裝置
TWI493449B (zh) 用於使用遮罩以執行向量緊縮一元解碼的系統、裝置及方法
TWI481991B (zh) 改良型排列指令之裝置及方法
TWI637317B (zh) 用於將遮罩擴充為遮罩值之向量的處理器、方法、系統及裝置
TWI498814B (zh) 用以基於兩個來源寫入遮罩暫存器而產生相依向量之系統、裝置及方法
TWI482086B (zh) 用以於緊縮資料元件上執行差分編碼之系統、裝置及方法
TWI497411B (zh) 用於決定一值是否在一範圍內之指令的裝置及方法
TW201643696A (zh) 用於熔合累加指令的設備和方法
TW201730756A (zh) 用於從鏈結結構取回元件的設備和方法