JPH0193855A - 情報処理装置におけるメモリ制御方式 - Google Patents
情報処理装置におけるメモリ制御方式Info
- Publication number
- JPH0193855A JPH0193855A JP24977787A JP24977787A JPH0193855A JP H0193855 A JPH0193855 A JP H0193855A JP 24977787 A JP24977787 A JP 24977787A JP 24977787 A JP24977787 A JP 24977787A JP H0193855 A JPH0193855 A JP H0193855A
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- Japan
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- data transfer
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- memory
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- 230000010365 information processing Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のメモリ・バッファ等の時分割
制御において、共通バスの信号線数を削減するのに好適
な情報処理装置におけるメモリ制御方式である。
制御において、共通バスの信号線数を削減するのに好適
な情報処理装置におけるメモリ制御方式である。
従来、データ・バッファと外部とのインターフェースに
必要な信号線数を減少させる方式として、データ・バッ
ファ部にアドレス制御回路を設けて、〔発明が解決しよ
うとする問題点〕 上記従来技術は、メモリの時分割制御の点について配慮
がされておらず、大容量メモリを複数のｊ／Ｏ部から時
分割にアクセスする場合、データ転送開始アドレスを外
部のＣＰＵ等において、次のデータ転送が開始されるま
でに、毎回データ転送開始アドレスを更新する必要が有
った。
必要な信号線数を減少させる方式として、データ・バッ
ファ部にアドレス制御回路を設けて、〔発明が解決しよ
うとする問題点〕 上記従来技術は、メモリの時分割制御の点について配慮
がされておらず、大容量メモリを複数のｊ／Ｏ部から時
分割にアクセスする場合、データ転送開始アドレスを外
部のＣＰＵ等において、次のデータ転送が開始されるま
でに、毎回データ転送開始アドレスを更新する必要が有
った。
本発明の目的は、メモリ部のアドレス・カウンタの値を
データ転送終了後、データ転送を要求したＩ／Ｏ部のア
ドレス・レジスタに格納することにより、次のデータ転
送開始アドレスを外部のＣＰＵ等の介入なしに確定する
ことにある。
データ転送終了後、データ転送を要求したＩ／Ｏ部のア
ドレス・レジスタに格納することにより、次のデータ転
送開始アドレスを外部のＣＰＵ等の介入なしに確定する
ことにある。
上記目的は、データ転送に先立ち１７０部のアドレス・
レジスタの値を、メモリ部のアドレス・カウンタに転送
し、データ転送終了後、メモリ部のアドレス・カウンタ
の値を、Ｉ／Ｏ部のアドレス・レジスタに、共通のデー
タ・バスを介して格納することにより、達成される。
レジスタの値を、メモリ部のアドレス・カウンタに転送
し、データ転送終了後、メモリ部のアドレス・カウンタ
の値を、Ｉ／Ｏ部のアドレス・レジスタに、共通のデー
タ・バスを介して格納することにより、達成される。
１７０部にアドレス・レジスタ、メモリ部にアドレス・
カウンタを持たせ、データ転送に先立て、Ｉ／Ｏ部のア
ドレス・レジスタに格納されている、データ転送開始ア
ドレスを、メモリ部のアドレス・カウンタに転送する。
カウンタを持たせ、データ転送に先立て、Ｉ／Ｏ部のア
ドレス・レジスタに格納されている、データ転送開始ア
ドレスを、メモリ部のアドレス・カウンタに転送する。
データ転送終了後、メモリ部のアドレス・カウンタの値
を、Ｉ／Ｏ部のアドレス・レジスタに格納する。この格
納された値を、次回のデータ転送開始アドレスとするた
め、高速の時分割制御が可能となる。
を、Ｉ／Ｏ部のアドレス・レジスタに格納する。この格
納された値を、次回のデータ転送開始アドレスとするた
め、高速の時分割制御が可能となる。
以下、本発明の一実施例を図面を参照して説明する。図
において、情報を記憶するメモリＡ部３とメモリＢ部４
．メモリ部をアクセスする工／○Ａ部１とｌｌｏＢ部２
．Ｉ／Ｏ部の要求によりメモリ部を時分割制御するメモ
リ制御部５．Ｉ／Ｏ部とメモリ部及びメモリ制御部を結
んでいる共通バス６からなるシステムにおいて、■／○
Ａ部１にはデータ転送開始アドレスを記憶するアドレス
・レジスタＡｌｌ、ｌ／ＯＢ部にはデータ転送開始アド
レスを記憶するアドレス・レジスタＢ２１゜メモリＡ部
にはアドレス・カウンタＡ３１．メモ９８部にはアドレ
ス・カウンタＢ４１を有する。
において、情報を記憶するメモリＡ部３とメモリＢ部４
．メモリ部をアクセスする工／○Ａ部１とｌｌｏＢ部２
．Ｉ／Ｏ部の要求によりメモリ部を時分割制御するメモ
リ制御部５．Ｉ／Ｏ部とメモリ部及びメモリ制御部を結
んでいる共通バス６からなるシステムにおいて、■／○
Ａ部１にはデータ転送開始アドレスを記憶するアドレス
・レジスタＡｌｌ、ｌ／ＯＢ部にはデータ転送開始アド
レスを記憶するアドレス・レジスタＢ２１゜メモリＡ部
にはアドレス・カウンタＡ３１．メモ９８部にはアドレ
ス・カウンタＢ４１を有する。
ｌｌｏＡ部とメモリ部３又はメモリ部４間のデータ転送
時、メモリ制御部５は、工／○Ａ部１のアドレス・レジ
スタ１１からデータ転送開始アドレスをメモリＡ部３と
メモ９８部４のそれぞれのアドレス・カウンタＡ３１と
アドレス・カウンタ４１に移す。アドレス・カウンタの
値によって選ばれたメモリＡ部３またはメモ９８部４と
■／○Ａ部１間のデータ転送が、あらかじめ指定された
語数になると、メモリ制御部はメモリＡ部３又はメモ９
８部４のアドレスカウンタの値をＩ／Ｏ部１のアドレス
・レジスタ１１に移し、データ転送を終了する。次にｌ
ｌｏＢ部２とメモリＡ部３又はメモ９３部４間で同様に
データ転送を行ない、データ転送終了後メモリ部のアド
レス・カウンタの値を１７０８部のアドレス・レジスタ
に移す。
時、メモリ制御部５は、工／○Ａ部１のアドレス・レジ
スタ１１からデータ転送開始アドレスをメモリＡ部３と
メモ９８部４のそれぞれのアドレス・カウンタＡ３１と
アドレス・カウンタ４１に移す。アドレス・カウンタの
値によって選ばれたメモリＡ部３またはメモ９８部４と
■／○Ａ部１間のデータ転送が、あらかじめ指定された
語数になると、メモリ制御部はメモリＡ部３又はメモ９
８部４のアドレスカウンタの値をＩ／Ｏ部１のアドレス
・レジスタ１１に移し、データ転送を終了する。次にｌ
ｌｏＢ部２とメモリＡ部３又はメモ９３部４間で同様に
データ転送を行ない、データ転送終了後メモリ部のアド
レス・カウンタの値を１７０８部のアドレス・レジスタ
に移す。
さらに工／○Ａ部１とメモリ部間でデータ転送を継続す
る場合、前回のデータ転送の最後でｌｌｏＡ部のアドレ
ス・レジスタに格納したアドレスの値を、データ転送開
始アドレスとしてデータ転送を再び実行する。
る場合、前回のデータ転送の最後でｌｌｏＡ部のアドレ
ス・レジスタに格納したアドレスの値を、データ転送開
始アドレスとしてデータ転送を再び実行する。
本発明によれば、データ転送開始アドレスの更新を、外
部のＣＰＵ等の介入なしに行うことが可能であるため、
メモリを時分割制御する場合、高速データ転送が可能に
なる。
部のＣＰＵ等の介入なしに行うことが可能であるため、
メモリを時分割制御する場合、高速データ転送が可能に
なる。
図は１本発明の情報処理装置におけるシステム構成の一
実施例を示すブロック図である。 １・・・■／○Ａ部、２・・・ｌｌｏＢ部、３・・・メ
モリＡ部、４・・・メモ９８部、５・・メモリ制御部、
６・共通バス、１１・・アドレス・レジスタＡ、２１・
。 アドレス・レジスタＢ、３１・・・アドレス・カウンタ
Ａ、４１・・アドレス・カウンタＢ。
実施例を示すブロック図である。 １・・・■／○Ａ部、２・・・ｌｌｏＢ部、３・・・メ
モリＡ部、４・・・メモ９８部、５・・メモリ制御部、
６・共通バス、１１・・アドレス・レジスタＡ、２１・
。 アドレス・レジスタＢ、３１・・・アドレス・カウンタ
Ａ、４１・・アドレス・カウンタＢ。
Claims (1)
- １、複数のＩ／Ｏ部と複数のメモリ部及びメモリ制御部
が、共通バスを利用して互いに結ばれている情報処理装
置において、各メモリ部ごとにアドレス・カウンタ、各
Ｉ／Ｏ部ごとにアドレス・レジスタを持ち、データ転送
に先立ち、データ転送を要求しているＩ／Ｏ部のアドレ
ス・レジスタの値を共通バスを利用して各メモリ部のア
ドレス・カウンタに移し、その値をデータ転送の開始ア
ドレスとしてデータ転送を行ない、データ転送終了後に
メモリ部のアドレスカウンタの値をデータ転送を要求し
たＩ／Ｏ部のアドレス・レジスタに共通バスを利用して
格納し、次回のデータ転送時、データ転送開始アドレス
として利用することを特徴とする情報処理装置における
メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24977787A JPH0193855A (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置におけるメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24977787A JPH0193855A (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置におけるメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193855A true JPH0193855A (ja) | 1989-04-12 |
Family
ID=17198070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24977787A Pending JPH0193855A (ja) | 1987-10-05 | 1987-10-05 | 情報処理装置におけるメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283104B2 (en) | 2002-05-03 | 2007-10-16 | Samsung Electronics Co., Ltd. | PIP processing system and a method of controlling the same |
-
1987
- 1987-10-05 JP JP24977787A patent/JPH0193855A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283104B2 (en) | 2002-05-03 | 2007-10-16 | Samsung Electronics Co., Ltd. | PIP processing system and a method of controlling the same |
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