JPH04280347A - 高速バス装置 - Google Patents
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Links
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、１つのメモリを共用す
る１つ以上のプロセッサを有するコンピュータシステム
に関し、具体的には多重プロセッサコンピュータシステ
ムの共用メモリのためのバス配列に関する。
る１つ以上のプロセッサを有するコンピュータシステム
に関し、具体的には多重プロセッサコンピュータシステ
ムの共用メモリのためのバス配列に関する。
【０００２】
【発明の背景】同一の情報がＣＰＵ、メモリ等のような
複数のシステム要素へ送信され、これらの要素から受信
されるコンピュータシステムにおけるバスへのアプロー
チは、一般にドロップバスを使用することであった。典
型的なマルチドロップバスは、各要素へ走る複数のバス
線からなる。
複数のシステム要素へ送信され、これらの要素から受信
されるコンピュータシステムにおけるバスへのアプロー
チは、一般にドロップバスを使用することであった。典
型的なマルチドロップバスは、各要素へ走る複数のバス
線からなる。
【０００３】マルチドロップバスの有利な面は、ある時
点にＣＰＵのような１つのバス要素だけにバス上への送
信が許され、全てのバス要素がバス上に何が送信されつ
つあるのかを知り得ることである。マルチドロップバス
の欠点は、全てのバス要素が常にバスに接続され、バス
へのアクセスのための仲裁の制御が、あるバス要素と他
のバス要素との間の分離した通信に叙述されることであ
る。これは時間を費やし、従ってシステムの処理速度を
低下させる。
点にＣＰＵのような１つのバス要素だけにバス上への送
信が許され、全てのバス要素がバス上に何が送信されつ
つあるのかを知り得ることである。マルチドロップバス
の欠点は、全てのバス要素が常にバスに接続され、バス
へのアクセスのための仲裁の制御が、あるバス要素と他
のバス要素との間の分離した通信に叙述されることであ
る。これは時間を費やし、従ってシステムの処理速度を
低下させる。
【０００４】マルチドロップバスは多くのシステムのた
めに十分に働くが、処理速度が増加するにつれてこれら
のバスシステムは問題を呈してきた。これらの問題は、
複数のバス要素が同じ線に結合されていることの直接の
結果である。 具体的には、ＥＣＬ論理に基づく装置
をマルチドロップバスシステムと共に使用すると種々の
問題に遭遇する。これらの問題は、ＥＣＬベースのシス
テムを設計速度で作動させなければ防ぐことができる。 従ってその結果として、高速システムでは、これらのシ
ステムの処理速度の進歩を無効にするような遥かに遅い
速度でバスが作動する。
めに十分に働くが、処理速度が増加するにつれてこれら
のバスシステムは問題を呈してきた。これらの問題は、
複数のバス要素が同じ線に結合されていることの直接の
結果である。 具体的には、ＥＣＬ論理に基づく装置
をマルチドロップバスシステムと共に使用すると種々の
問題に遭遇する。これらの問題は、ＥＣＬベースのシス
テムを設計速度で作動させなければ防ぐことができる。 従ってその結果として、高速システムでは、これらのシ
ステムの処理速度の進歩を無効にするような遥かに遅い
速度でバスが作動する。
【０００５】従って高速で作動する共用メモリと、ＥＣ
Ｌ論理のような論理要素とを有する多重プロセッサ環境
において使用できるバスに対する要望が存在している。
Ｌ論理のような論理要素とを有する多重プロセッサ環境
において使用できるバスに対する要望が存在している。
【０００６】
【発明の概要】本発明は、高速計算システムに使用でき
るバスシステムに係る。 本発明の高速バスシステム
は、全てのＣＰＵによる各トランザクションの共通可視
性のような普通のマルチドロップバスにおいてよく知ら
れている機能性の多くを提供するだけではなく、単方向
二地点間バスの速度と信号の質の長所をも併せ持ってい
る。後述するように本発明は、この目的を、マルチドロ
ップバスの代わりにゲートまたはマルチプレクサ、及び
それらを制御する論理要素によって達成する。本発明の
特定の実施例によれば、メモリが知る情報はメモリが必
要とするものだけに限られるが、全てのＣＰＵはそれら
が必要とする全ての情報を知ることができるようになっ
ている。
るバスシステムに係る。 本発明の高速バスシステム
は、全てのＣＰＵによる各トランザクションの共通可視
性のような普通のマルチドロップバスにおいてよく知ら
れている機能性の多くを提供するだけではなく、単方向
二地点間バスの速度と信号の質の長所をも併せ持ってい
る。後述するように本発明は、この目的を、マルチドロ
ップバスの代わりにゲートまたはマルチプレクサ、及び
それらを制御する論理要素によって達成する。本発明の
特定の実施例によれば、メモリが知る情報はメモリが必
要とするものだけに限られるが、全てのＣＰＵはそれら
が必要とする全ての情報を知ることができるようになっ
ている。
【０００７】本発明の高速バスシステムは多重プロセッ
サ・共用メモリシステムに使用することが好ましく、ま
た複数のプロセッサと、共用メモリと呼ぶメモリアレイ
との間に配置される。本発明の高速バスシステムはプロ
セッサからメモリアレイへ、メモリアレイからプロセッ
サへ、そしてプロセッサから他のプロセッサへ、命令及
びデータを転送する。
サ・共用メモリシステムに使用することが好ましく、ま
た複数のプロセッサと、共用メモリと呼ぶメモリアレイ
との間に配置される。本発明の高速バスシステムはプロ
セッサからメモリアレイへ、メモリアレイからプロセッ
サへ、そしてプロセッサから他のプロセッサへ、命令及
びデータを転送する。
【０００８】本発明の高速バスシステムは、中央装置及
び一連の単方向バスを含む。一対の単方向バスが、中央
装置とメモリアレイとの間に接続される。第１の単方向
バスは中央装置から共用メモリへの伝送用であり、第２
の単方向バスは共用メモリから中央装置への伝送用であ
る。複数のプロセッサと中央装置との間の伝送のための
単方向バスも設けられている。各プロセッサは、中央装
置との接続用に２つの二地点間単方向バスを有している
。これらのバスの一方はプロセッサから中央装置への伝
送用であり、他方は中央装置からプロセッサへの伝送用
である。
び一連の単方向バスを含む。一対の単方向バスが、中央
装置とメモリアレイとの間に接続される。第１の単方向
バスは中央装置から共用メモリへの伝送用であり、第２
の単方向バスは共用メモリから中央装置への伝送用であ
る。複数のプロセッサと中央装置との間の伝送のための
単方向バスも設けられている。各プロセッサは、中央装
置との接続用に２つの二地点間単方向バスを有している
。これらのバスの一方はプロセッサから中央装置への伝
送用であり、他方は中央装置からプロセッサへの伝送用
である。
【０００９】中央装置は、共用メモリへ入力するための
複数のプロセッサからの全ての伝送と、プロセッサへ入
力するための共用メモリからの全ての伝送とを受け、こ
れらの伝送を適切に分配する。また中央装置は高速バス
システムの共用バスを制御して一時に１つのプロセッサ
だけが共用バスにアクセスできるようにする。これらの
バスの共用は、中央装置の一部である仲裁論理要素によ
って決定される。 中央装置の第１の実施例は一連の
ＯＲゲートを含み、これらのＯＲゲートは二地点間単方
向バスを通してプロセッサからの送信を受信し、またメ
モリ制御装置からの送信を受信する。これらのＯＲゲー
トは、プロセッサからの伝送をメモリ制御装置及び他の
プロセッサへ配分し、メモリ制御装置からの伝送をプロ
セッサへ配分するように処理する。メモリ制御装置はプ
ロセッサと共用メモリとの間の全ての伝送を制御する。 メモリ制御装置は仲裁論理要素をも含む。 第１の実
施例は一連のＯＲゲートの出力に接続された状態装置を
も含み、この装置はプロセッサから他のプロセッサへの
、及び共用メモリからプロセッサへの伝送を制御する。 状態装置からの伝送出力は、プロセッサへの二地点間バ
スへ印加される前にドライバによって処理される。
複数のプロセッサからの全ての伝送と、プロセッサへ入
力するための共用メモリからの全ての伝送とを受け、こ
れらの伝送を適切に分配する。また中央装置は高速バス
システムの共用バスを制御して一時に１つのプロセッサ
だけが共用バスにアクセスできるようにする。これらの
バスの共用は、中央装置の一部である仲裁論理要素によ
って決定される。 中央装置の第１の実施例は一連の
ＯＲゲートを含み、これらのＯＲゲートは二地点間単方
向バスを通してプロセッサからの送信を受信し、またメ
モリ制御装置からの送信を受信する。これらのＯＲゲー
トは、プロセッサからの伝送をメモリ制御装置及び他の
プロセッサへ配分し、メモリ制御装置からの伝送をプロ
セッサへ配分するように処理する。メモリ制御装置はプ
ロセッサと共用メモリとの間の全ての伝送を制御する。 メモリ制御装置は仲裁論理要素をも含む。 第１の実
施例は一連のＯＲゲートの出力に接続された状態装置を
も含み、この装置はプロセッサから他のプロセッサへの
、及び共用メモリからプロセッサへの伝送を制御する。 状態装置からの伝送出力は、プロセッサへの二地点間バ
スへ印加される前にドライバによって処理される。
【００１０】中央装置の第２の実施例は第１の実施例に
類似しているが、一連のＯＲゲートの代わりに一連のマ
ルチプレクサが用いられ、これらのマルチプレクサを制
御する論理要素が付加されていることが異なる。連の最
初のマルチプレクサはその入力に対応付けられた論理要
素を有し、この論理要素は共用バスの不作動時間をなく
すのを援助し、またプロセッサからの命令及びデータの
有効性を決定するのを援助する。
類似しているが、一連のＯＲゲートの代わりに一連のマ
ルチプレクサが用いられ、これらのマルチプレクサを制
御する論理要素が付加されていることが異なる。連の最
初のマルチプレクサはその入力に対応付けられた論理要
素を有し、この論理要素は共用バスの不作動時間をなく
すのを援助し、またプロセッサからの命令及びデータの
有効性を決定するのを援助する。
【００１１】
【実施例】本発明の高速バスシステムは、多重プロセッ
サ・共用メモリシステムにおけるプロセッサと共用メモ
リとの間の命令及びデータの伝送に使用される高速バス
を提供する。図１は、本発明の装置及び方法を実現でき
るシステムの概要ブロック線図である。このシステムは
、１１で示すＣＰＵ０、１２で示すＣＰＵ１、１３で示
すＣＰＵ２及び１４で示すＣＰＵ３を有している。これ
らのＣＰＵは中央装置１５に結合されている。中央装置
１５の詳細に関しては後述する。 各ＣＰＵは二地点
間バスを介して中央装置１５に接続されている。即ち、
Ｅ−ＢＵＳ ０ ＴＡバス１７はＣＰＵ０（１１）
と中央装置１５とを接続し、Ｅ−ＢＵＳ １ ＴＡ
バス１９はＣＰＵ１（１３）と中央装置１５とを接続し
、Ｅ−ＢＵＳ ２ ＴＡバス１８はＣＰＵ２（１２
）と中央装置１５とを接続し、そしてＥ−ＢＵＳ ３
ＴＡバス２０はＣＰＵ３（１４）と中央装置１５とを接
続している（これらのバスを、纏めて“Ｅ−ＢＵＳ
ＴＡバス”と呼ぶ）。これらの単方向バスはＣＰＵから
中央装置１５への伝送用である。中央装置１５からＣＰ
Ｕへデータを伝送するためにＥ−ＢＵＳ ０ ＦＡ
バス２１がＣＰＵ０（１１）と中央装置１５とを接続し
、Ｅ−ＢＵＳ １ ＦＡバス２３がＣＰＵ１（１３
）と中央装置１５とを接続し、Ｅ−ＢＵＳ ２ Ｆ
Ａバス２２がＣＰＵ２（１２）と中央装置１５とを接続
し、そしてＥ−ＢＵＳ ３ ＦＡバス２４がＣＰＵ
３（１４）と中央装置１５とを接続している。
サ・共用メモリシステムにおけるプロセッサと共用メモ
リとの間の命令及びデータの伝送に使用される高速バス
を提供する。図１は、本発明の装置及び方法を実現でき
るシステムの概要ブロック線図である。このシステムは
、１１で示すＣＰＵ０、１２で示すＣＰＵ１、１３で示
すＣＰＵ２及び１４で示すＣＰＵ３を有している。これ
らのＣＰＵは中央装置１５に結合されている。中央装置
１５の詳細に関しては後述する。 各ＣＰＵは二地点
間バスを介して中央装置１５に接続されている。即ち、
Ｅ−ＢＵＳ ０ ＴＡバス１７はＣＰＵ０（１１）
と中央装置１５とを接続し、Ｅ−ＢＵＳ １ ＴＡ
バス１９はＣＰＵ１（１３）と中央装置１５とを接続し
、Ｅ−ＢＵＳ ２ ＴＡバス１８はＣＰＵ２（１２
）と中央装置１５とを接続し、そしてＥ−ＢＵＳ ３
ＴＡバス２０はＣＰＵ３（１４）と中央装置１５とを接
続している（これらのバスを、纏めて“Ｅ−ＢＵＳ
ＴＡバス”と呼ぶ）。これらの単方向バスはＣＰＵから
中央装置１５への伝送用である。中央装置１５からＣＰ
Ｕへデータを伝送するためにＥ−ＢＵＳ ０ ＦＡ
バス２１がＣＰＵ０（１１）と中央装置１５とを接続し
、Ｅ−ＢＵＳ １ ＦＡバス２３がＣＰＵ１（１３
）と中央装置１５とを接続し、Ｅ−ＢＵＳ ２ Ｆ
Ａバス２２がＣＰＵ２（１２）と中央装置１５とを接続
し、そしてＥ−ＢＵＳ ３ ＦＡバス２４がＣＰＵ
３（１４）と中央装置１５とを接続している。
【００１２】各ＣＰＵは２つの単方向バスを介してＩ／
Ｏバスアダプタ２５にも接続されている。一方のバスは
入力バスであり、他方のバスは出力バスである。 図
１に示すように、制御コンソール２９がＣＰＵ０（１１
）に組み合わされている。しかし、コンソールは１つ以
上のＣＰＵに組み合わせ得ることを理解されたい。中央
装置１５は、単方向Ａ−ＢＵＳ ＦＡバス３３及びＡ
−ＢＵＳ ＴＡバス３５によって共用メモリ３１に接
続されている。Ａ−ＢＵＳ ＦＡ３３は中央装置１５
から共用メモリ３１への伝送用であり、逆にＡ−ＢＵＳ
ＴＡ３５は共用メモリ３１から中央装置１５への伝
送用である。 共用メモリ３１は、メモリモジュール
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ及び３１ｆを
含む。各メモリモジュールはＡ−ＢＵＳＦＡ３３及びＡ
−ＢＵＳ ＴＡ３５によって中央装置１５に接続され
ている。より多くの共用メモリを設けてもよいこと、ま
たは１つの共用メモリのメモリモジュールの数はより多
くても、もしくはより少なくてもよいことを理解された
い。さらに各メモリが同一の型のメモリであっても、ま
たは各メモリが異なる型のメモリであっても差し支えな
いことも理解されたい。
Ｏバスアダプタ２５にも接続されている。一方のバスは
入力バスであり、他方のバスは出力バスである。 図
１に示すように、制御コンソール２９がＣＰＵ０（１１
）に組み合わされている。しかし、コンソールは１つ以
上のＣＰＵに組み合わせ得ることを理解されたい。中央
装置１５は、単方向Ａ−ＢＵＳ ＦＡバス３３及びＡ
−ＢＵＳ ＴＡバス３５によって共用メモリ３１に接
続されている。Ａ−ＢＵＳ ＦＡ３３は中央装置１５
から共用メモリ３１への伝送用であり、逆にＡ−ＢＵＳ
ＴＡ３５は共用メモリ３１から中央装置１５への伝
送用である。 共用メモリ３１は、メモリモジュール
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ及び３１ｆを
含む。各メモリモジュールはＡ−ＢＵＳＦＡ３３及びＡ
−ＢＵＳ ＴＡ３５によって中央装置１５に接続され
ている。より多くの共用メモリを設けてもよいこと、ま
たは１つの共用メモリのメモリモジュールの数はより多
くても、もしくはより少なくてもよいことを理解された
い。さらに各メモリが同一の型のメモリであっても、ま
たは各メモリが異なる型のメモリであっても差し支えな
いことも理解されたい。
【００１３】Ｅ−ＢＵＳ ＴＡバス１７、１８、１９
、及び２０、Ｅ−ＢＵＳ ＦＡバス２１、２３、２２
及び２４、及びＡ−ＢＵＳ ＦＡバス３３は３２ビッ
ト並列バスであり、Ａ−ＢＵＳ ＴＡバス３５は６４
ビット並列バスである。 中央装置１５は２つの基本
機能を遂行する。第１は、Ｅ−ＢＵＳ ＴＡバス上の
ＣＰＵからの信号入力と、Ａ−ＢＵＳ ＴＡバス上の
メモリからの信号入力とを混合して出力Ｅ−ＢＵＳ Ｆ
Ａバス及びＡ−ＢＵＳ ＦＡバス上へ出力として供給
することである。 第２は、メモリモジュール３１ａ−３１ｆのためのメモ
リ制御装置を含むことである。中央装置１５はシステム
タイミングも制御する。これは中央クロック（図示せず
）によって行われる。 図２は、図１に示すシステム
に本発明を実施した第１の例のブロック線図である。こ
の実施例では、Ｅ−ＢＵＳ ＴＡバス１７、１８、１
９、及び２０からの二地点間信号を共通信号に混合する
ためにＯＲゲートを使用している。 図２に示すよう
に、３２ビット幅のＥ−ＢＵＳＴＡバス１７、１８、１
９、及び２０は一連のＯＲゲート３７及び４１に接続さ
れている。図を簡易化するために３２ビット幅のバスに
対して１本の線だけと、これらのバスを受けている一連
のＯＲゲートだけとを示してあるが、実際には３２ビッ
トのバスを受け入れるために３２連のＯＲゲート３７及
び４１が設けられていることは理解されよう。また、Ｏ
Ｒゲート３７の３２ビット幅の出力がメモリ制御装置４
５及びＯＲゲート４１へ入力され、ＯＲゲート４１の３
２ビット幅の出力が状態装置４２へ入力されていること
も理解されよう。この理解に基づいて図２を説明する。 この第１の実施例によれば、ＣＰＵ０（１１）から
のＥ−ＢＵＳ ０ ＴＡバス１７はＯＲゲート３７
への第１の入力であり、ＣＰＵ１（１３）からのＥ−Ｂ
ＵＳ １ ＴＡバス１９はＯＲゲート３７への第２
の入力であり、ＣＰＵ２（１２）からのＥ−ＢＵＳ１８
はＯＲゲート３７への第３の入力であり、そしてＣＰＵ
３（１４）からのＥ−ＢＵＳ ３ ＴＡバス２０は
ＯＲゲート３７への第４の入力である。ＯＲゲート３７
の出力のバス３６はＯＲゲート４１への第１の入力であ
る。バス３６はメモリ制御装置４５へも入力される。Ｏ
Ｒゲート４１への第２の入力はメモリ制御装置４５から
の出力である。 バス３９上のＯＲゲート４１の出力は、状態装置４２の
データ入力Ｄへの入力である。ＯＲゲート４１から入力
を受けると状態装置４２は、それを出力Ｑに供給するま
でに１サイクルの間その出力を記憶する。
、及び２０、Ｅ−ＢＵＳ ＦＡバス２１、２３、２２
及び２４、及びＡ−ＢＵＳ ＦＡバス３３は３２ビッ
ト並列バスであり、Ａ−ＢＵＳ ＴＡバス３５は６４
ビット並列バスである。 中央装置１５は２つの基本
機能を遂行する。第１は、Ｅ−ＢＵＳ ＴＡバス上の
ＣＰＵからの信号入力と、Ａ−ＢＵＳ ＴＡバス上の
メモリからの信号入力とを混合して出力Ｅ−ＢＵＳ Ｆ
Ａバス及びＡ−ＢＵＳ ＦＡバス上へ出力として供給
することである。 第２は、メモリモジュール３１ａ−３１ｆのためのメモ
リ制御装置を含むことである。中央装置１５はシステム
タイミングも制御する。これは中央クロック（図示せず
）によって行われる。 図２は、図１に示すシステム
に本発明を実施した第１の例のブロック線図である。こ
の実施例では、Ｅ−ＢＵＳ ＴＡバス１７、１８、１
９、及び２０からの二地点間信号を共通信号に混合する
ためにＯＲゲートを使用している。 図２に示すよう
に、３２ビット幅のＥ−ＢＵＳＴＡバス１７、１８、１
９、及び２０は一連のＯＲゲート３７及び４１に接続さ
れている。図を簡易化するために３２ビット幅のバスに
対して１本の線だけと、これらのバスを受けている一連
のＯＲゲートだけとを示してあるが、実際には３２ビッ
トのバスを受け入れるために３２連のＯＲゲート３７及
び４１が設けられていることは理解されよう。また、Ｏ
Ｒゲート３７の３２ビット幅の出力がメモリ制御装置４
５及びＯＲゲート４１へ入力され、ＯＲゲート４１の３
２ビット幅の出力が状態装置４２へ入力されていること
も理解されよう。この理解に基づいて図２を説明する。 この第１の実施例によれば、ＣＰＵ０（１１）から
のＥ−ＢＵＳ ０ ＴＡバス１７はＯＲゲート３７
への第１の入力であり、ＣＰＵ１（１３）からのＥ−Ｂ
ＵＳ １ ＴＡバス１９はＯＲゲート３７への第２
の入力であり、ＣＰＵ２（１２）からのＥ−ＢＵＳ１８
はＯＲゲート３７への第３の入力であり、そしてＣＰＵ
３（１４）からのＥ−ＢＵＳ ３ ＴＡバス２０は
ＯＲゲート３７への第４の入力である。ＯＲゲート３７
の出力のバス３６はＯＲゲート４１への第１の入力であ
る。バス３６はメモリ制御装置４５へも入力される。Ｏ
Ｒゲート４１への第２の入力はメモリ制御装置４５から
の出力である。 バス３９上のＯＲゲート４１の出力は、状態装置４２の
データ入力Ｄへの入力である。ＯＲゲート４１から入力
を受けると状態装置４２は、それを出力Ｑに供給するま
でに１サイクルの間その出力を記憶する。
【００１４】図２には示してないが、普通の仲裁論理要
素、及びＣＰＵ間の通信回線も存在しているのである。 この仲裁論理要素は中央に配置しても、または１または
それ以上のＣＰＵに配置してもよく、一時に１つのＣＰ
Ｕだけがバス３６にアクセスすることを保証するために
必要である。この論理要素は要求／要求承認型の動作を
する。
素、及びＣＰＵ間の通信回線も存在しているのである。 この仲裁論理要素は中央に配置しても、または１または
それ以上のＣＰＵに配置してもよく、一時に１つのＣＰ
Ｕだけがバス３６にアクセスすることを保証するために
必要である。この論理要素は要求／要求承認型の動作を
する。
【００１５】状態装置４２の出力はドライバ４３を通っ
た後、Ｅ−ＢＵＳ０ ＦＡバス２１を介してＣＰＵ０
（１１）へ、Ｅ−ＢＵＳ １ ＦＡバス２３を介し
てＣＰＵ１（１３）へ、Ｅ−ＢＵＳ ２ ＦＡバス２
２を介してＣＰＵ２（１２）へ、そしてＥ−ＢＵＳ
３ ＦＡ２４を介してＣＰＵ３（１４）へ入力される。 状態装置４２の出力は３２ビット幅の出力であることを
理解されたい。 Ｅ−ＢＵＳｘ ＴＡバス（“ｘ”
は何れかのバス要素を表す）に印加された信号が、次の
バスサイクルにＥ−ＢＵＳ ｘ ＦＡバス上に現れ
ることに注目されたい。従ってＥ−ＢＵＳ ｘ Ｆ
Ａバスのための仲裁は、Ｅ−ＢＵＳ ｘ ＴＡバス
上に何等かの要素を伝送する前に行わなければならない
。 前述のように、ゲート３７の出力であるバス３６
はメモリ制御装置４５への入力である。ＯＲゲート４１
への第２の入力はメモリ制御装置４５の出力である。即
ちＡ−ＢＵＳ ＴＡバス３５上のメモリ３１からの再
充填データはメモリ制御装置４５を通ってＯＲゲート４
１の第２の入力へ入力される。このデータは、後に状態
装置４２へ入力せしめられる。状態装置４２によって処
理された後、再充填データは、ドライバ４３及びＥ−Ｂ
ＵＳ ＦＡバスを介してＣＰＵへ供給される。これが
、ある読み出しに対して再充填データがどのように移動
するかの説明である。
た後、Ｅ−ＢＵＳ０ ＦＡバス２１を介してＣＰＵ０
（１１）へ、Ｅ−ＢＵＳ １ ＦＡバス２３を介し
てＣＰＵ１（１３）へ、Ｅ−ＢＵＳ ２ ＦＡバス２
２を介してＣＰＵ２（１２）へ、そしてＥ−ＢＵＳ
３ ＦＡ２４を介してＣＰＵ３（１４）へ入力される。 状態装置４２の出力は３２ビット幅の出力であることを
理解されたい。 Ｅ−ＢＵＳｘ ＴＡバス（“ｘ”
は何れかのバス要素を表す）に印加された信号が、次の
バスサイクルにＥ−ＢＵＳ ｘ ＦＡバス上に現れ
ることに注目されたい。従ってＥ−ＢＵＳ ｘ Ｆ
Ａバスのための仲裁は、Ｅ−ＢＵＳ ｘ ＴＡバス
上に何等かの要素を伝送する前に行わなければならない
。 前述のように、ゲート３７の出力であるバス３６
はメモリ制御装置４５への入力である。ＯＲゲート４１
への第２の入力はメモリ制御装置４５の出力である。即
ちＡ−ＢＵＳ ＴＡバス３５上のメモリ３１からの再
充填データはメモリ制御装置４５を通ってＯＲゲート４
１の第２の入力へ入力される。このデータは、後に状態
装置４２へ入力せしめられる。状態装置４２によって処
理された後、再充填データは、ドライバ４３及びＥ−Ｂ
ＵＳ ＦＡバスを介してＣＰＵへ供給される。これが
、ある読み出しに対して再充填データがどのように移動
するかの説明である。
【００１６】メモリへデータを書き込む必要がある場合
、線３６上のＯＲゲート３７からのデータは、メモリ制
御装置４５を通してＡ−ＢＵＳ ＦＡバス３３上へ印
加される。このデータがメモリ内へ書き込まれるのであ
って、再充填データは供給されない。図３は、図１に示
すシステム内に組み込まれた第２の実施例の簡易ブロッ
ク線図である。この実施例では、一連のＯＲゲートでは
なくマルチプレクサ（以後“ＭＵＸ”と略記）が使用さ
れている。即ちＭＵＸ３７ａ及び４１ａがＯＲゲートの
代わりである。図３に示すように、論理要素５０も付加
されている。 ポート論理要素４９がＭＵＸ３７ａへ
の入力に配置されている。ポート論理要素４９内のバッ
ファは３語までを保持することができる（語数は、Ｅ−
ＢＵＳＴＡバスの１つからのバス承認条件を認識するの
にＣＰＵが要する時間長の関数である）。
、線３６上のＯＲゲート３７からのデータは、メモリ制
御装置４５を通してＡ−ＢＵＳ ＦＡバス３３上へ印
加される。このデータがメモリ内へ書き込まれるのであ
って、再充填データは供給されない。図３は、図１に示
すシステム内に組み込まれた第２の実施例の簡易ブロッ
ク線図である。この実施例では、一連のＯＲゲートでは
なくマルチプレクサ（以後“ＭＵＸ”と略記）が使用さ
れている。即ちＭＵＸ３７ａ及び４１ａがＯＲゲートの
代わりである。図３に示すように、論理要素５０も付加
されている。 ポート論理要素４９がＭＵＸ３７ａへ
の入力に配置されている。ポート論理要素４９内のバッ
ファは３語までを保持することができる（語数は、Ｅ−
ＢＵＳＴＡバスの１つからのバス承認条件を認識するの
にＣＰＵが要する時間長の関数である）。
【００１７】Ｅ−ＢＵＳ ＴＡバスからの殆どの信号
はＭＵＸ３７ａへ入力されるが、若干のビットはポート
論理要素４９から論理要素５０へ出力される。論理要素
５０はこれらのビットを処理し、ＭＵＸ３７ａ及び４１
ａの選択入力へ供給する。 図４は、図３の中央装置
１５のより詳細なブロック線図である。図３の論理要素
５０は、その一部としてポート選択論理要素６５を含む
。ポート選択論理要素６５はＭＵＸ３７ａと共にスケジ
ューリング論理要素６６を形成している。 図３の論
理要素５０内に含まれている他の論理要素は資源検査論
理要素６７である。資源検査論理要素６７はＭＵＸ４１
ａ及び状態装置４２と共に仲裁装置５１を形成する。
はＭＵＸ３７ａへ入力されるが、若干のビットはポート
論理要素４９から論理要素５０へ出力される。論理要素
５０はこれらのビットを処理し、ＭＵＸ３７ａ及び４１
ａの選択入力へ供給する。 図４は、図３の中央装置
１５のより詳細なブロック線図である。図３の論理要素
５０は、その一部としてポート選択論理要素６５を含む
。ポート選択論理要素６５はＭＵＸ３７ａと共にスケジ
ューリング論理要素６６を形成している。 図３の論
理要素５０内に含まれている他の論理要素は資源検査論
理要素６７である。資源検査論理要素６７はＭＵＸ４１
ａ及び状態装置４２と共に仲裁装置５１を形成する。
【００１８】図４に示すように、Ｅ−ＢＵＳ ０
ＴＡバス１７、Ｅ−ＢＵＳ １ ＴＡバス１９、Ｅ
−ＢＵＳ ２ ＴＡバス１８、及びＥ−ＢＵＳ
３ ＴＡバス２０はポート論理要素４９に接続されて
いる。ＣＰＵの１つからの各Ｅ−ＢＵＳ ＴＡバスは
ポート論理要素４９自体のポートに接続されている。例
えば、Ｅ−ＢＵＳ０ ＴＡバス１７はポート４９ａに
接続され、Ｅ−ＢＵＳ １ＴＡバス１９はポート４９
ｂに接続され、等々である。
ＴＡバス１７、Ｅ−ＢＵＳ １ ＴＡバス１９、Ｅ
−ＢＵＳ ２ ＴＡバス１８、及びＥ−ＢＵＳ
３ ＴＡバス２０はポート論理要素４９に接続されて
いる。ＣＰＵの１つからの各Ｅ−ＢＵＳ ＴＡバスは
ポート論理要素４９自体のポートに接続されている。例
えば、Ｅ−ＢＵＳ０ ＴＡバス１７はポート４９ａに
接続され、Ｅ−ＢＵＳ １ＴＡバス１９はポート４９
ｂに接続され、等々である。
【００１９】Ｅ−ＢＵＳ ＴＡバス上では４つの型の
情報が通信可能である。これらの型は（１）データ、命
令及びアドレス情報（“ＤＡＬ”）、（２）ＤＡＬ線上
の情報が命令であるのか、アドレスであるのか、または
データであるのかを示すＦＣ情報、（３）そのバスに対
応付けられたＣＰＵが“スヌーピーヒット”を有してい
ることを示す“スヌーピーヒット”情報、及び（４）パ
リティ情報である。 図示はしてないが、各ＣＰＵは
キャッシュメモリを含むことができる。これらのメモリ
は、ＣＰＵによって拡張的に使用されるデータへのアク
セス速度を上げるために使用できる。即ち、読み出し命
令を送り出す度に、各ＣＰＵは対応付けられたアドレス
がそのキャッシュ内にあるか否かを見るための検査をす
る。 以下に詳述するように、“スヌーピー”動作として知ら
れるこの動作は、再充填データがメモリ３１内のメモリ
モジュールの１つから戻る前に“スヌーピー”読み出し
（これは“スヌーピーヒット”である）に対する応答が
発生することを保証するタイミングで遂行される。
情報が通信可能である。これらの型は（１）データ、命
令及びアドレス情報（“ＤＡＬ”）、（２）ＤＡＬ線上
の情報が命令であるのか、アドレスであるのか、または
データであるのかを示すＦＣ情報、（３）そのバスに対
応付けられたＣＰＵが“スヌーピーヒット”を有してい
ることを示す“スヌーピーヒット”情報、及び（４）パ
リティ情報である。 図示はしてないが、各ＣＰＵは
キャッシュメモリを含むことができる。これらのメモリ
は、ＣＰＵによって拡張的に使用されるデータへのアク
セス速度を上げるために使用できる。即ち、読み出し命
令を送り出す度に、各ＣＰＵは対応付けられたアドレス
がそのキャッシュ内にあるか否かを見るための検査をす
る。 以下に詳述するように、“スヌーピー”動作として知ら
れるこの動作は、再充填データがメモリ３１内のメモリ
モジュールの１つから戻る前に“スヌーピー”読み出し
（これは“スヌーピーヒット”である）に対する応答が
発生することを保証するタイミングで遂行される。
【００２０】図４に示すように、Ｅ−ＢＵＳ ０
ＴＡバス１７、Ｅ−ＢＵＳ １ ＴＡバス１９、Ｅ
−ＢＵＳ ２ ＴＡバス１８、及びＥ−ＢＵＳ
３ ＴＡバス２０上の情報は状態装置５３へ入力され
る。状態装置５３の出力は、ＭＵＸ５９とバッファ５５
とに結合されている。バッファ５５は所定の長さの３語
までを記憶することができる。
ＴＡバス１７、Ｅ−ＢＵＳ １ ＴＡバス１９、Ｅ
−ＢＵＳ ２ ＴＡバス１８、及びＥ−ＢＵＳ
３ ＴＡバス２０上の情報は状態装置５３へ入力され
る。状態装置５３の出力は、ＭＵＸ５９とバッファ５５
とに結合されている。バッファ５５は所定の長さの３語
までを記憶することができる。
【００２１】状態装置５３の出力は有効性論理要素５７
へも入力される。有効性論理要素５７への第２の入力は
、それ自身の一方の出力から戻された信号である。有効
性論理要素５７の他方の出力はＭＵＸ５９の選択入力に
接続されている。仲裁論理要素５１からの出力である線
６１上のポート承認信号も有効性論理要素５７へ入力さ
れる。
へも入力される。有効性論理要素５７への第２の入力は
、それ自身の一方の出力から戻された信号である。有効
性論理要素５７の他方の出力はＭＵＸ５９の選択入力に
接続されている。仲裁論理要素５１からの出力である線
６１上のポート承認信号も有効性論理要素５７へ入力さ
れる。
【００２２】有効性論理要素５７の機能は、命令及びデ
ータが有効か否かを決定することの他に、バッファ５５
内のデータとポートＭＵＸ５９へ直接入力されるデータ
のどちらをバス６３上へ出力させるかを決定することで
ある。 バス６３上の出力ポートＭＵＸ５９の出力は
、ＭＵＸ３７ａへ入力されると共にポート選択論理要素
６５にも入力される。ＭＵＸ３７ａ及びポート選択論理
要素６５はスケジューリング論理要素６６の一部である
。 ポート選択論理要素６５は、仲裁論理要素５１から
の出力に応答して、ＭＵＸ３７ａへの４つの入力の中の
１つをそのＭＵＸの出力へ通過させるように選択する。 これはバス６３上へのポートＭＵＸ５９の出力を制御す
る有効性論理要素５７の動作に似ている。ポート選択論
理要素６５は、バス６３へ出力を供給する４つのポート
がラウンドロビン方式でバス３６にアクセスすることを
承認する。 出力バス３６は、仲裁論理要素５１の資
源検査論理要素６７、ＭＵＸ４１ａ及び他の多くの装置
への入力である。これらの装置は、メモリマップ装置（
“ＭＭＡＰ”）６９、ロック論理装置（“ＬＯＣＫ”）
７１、入力／出力装置（“ＣＰＩＯ”）７３、割り込み
要求装置（“ＩＲＥＱ／ＳＮＩＴ”）７５、メモリ制御
装置（“ＭＥＭＣ／ＤＢＥＣ”）７７、及びメモリ書き
込みデータ経路装置（“ＭＷＤＰ”）７９である。各装
置６９、７１、７３、７５、及び７７はＭＵＸ４１ａへ
の入力も供給する。
ータが有効か否かを決定することの他に、バッファ５５
内のデータとポートＭＵＸ５９へ直接入力されるデータ
のどちらをバス６３上へ出力させるかを決定することで
ある。 バス６３上の出力ポートＭＵＸ５９の出力は
、ＭＵＸ３７ａへ入力されると共にポート選択論理要素
６５にも入力される。ＭＵＸ３７ａ及びポート選択論理
要素６５はスケジューリング論理要素６６の一部である
。 ポート選択論理要素６５は、仲裁論理要素５１から
の出力に応答して、ＭＵＸ３７ａへの４つの入力の中の
１つをそのＭＵＸの出力へ通過させるように選択する。 これはバス６３上へのポートＭＵＸ５９の出力を制御す
る有効性論理要素５７の動作に似ている。ポート選択論
理要素６５は、バス６３へ出力を供給する４つのポート
がラウンドロビン方式でバス３６にアクセスすることを
承認する。 出力バス３６は、仲裁論理要素５１の資
源検査論理要素６７、ＭＵＸ４１ａ及び他の多くの装置
への入力である。これらの装置は、メモリマップ装置（
“ＭＭＡＰ”）６９、ロック論理装置（“ＬＯＣＫ”）
７１、入力／出力装置（“ＣＰＩＯ”）７３、割り込み
要求装置（“ＩＲＥＱ／ＳＮＩＴ”）７５、メモリ制御
装置（“ＭＥＭＣ／ＤＢＥＣ”）７７、及びメモリ書き
込みデータ経路装置（“ＭＷＤＰ”）７９である。各装
置６９、７１、７３、７５、及び７７はＭＵＸ４１ａへ
の入力も供給する。
【００２３】資源検査論理要素６７は、ＭＭＡＰ６９、
ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／ＳＮＩＴ７５
、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ７９からステ
ータス入力を受ける。これらはそれぞれ、メモリモジュ
ールステータス、ロックレジスタステータス、Ｉ／Ｏモ
ジュールステータス、メモリ制御装置ステータス及び書
き込みバッファステータスメッセージである。さらに、
資源検査論理要素６７は、ＭＵＸ４１ａへの入力として
の仲裁命令と、ＭＵＸ４１ａが状態装置４２への入力と
してどの入力を選択すべきかを指示する仲裁ＭＵＸ選択
命令をも生成する。
ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／ＳＮＩＴ７５
、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ７９からステ
ータス入力を受ける。これらはそれぞれ、メモリモジュ
ールステータス、ロックレジスタステータス、Ｉ／Ｏモ
ジュールステータス、メモリ制御装置ステータス及び書
き込みバッファステータスメッセージである。さらに、
資源検査論理要素６７は、ＭＵＸ４１ａへの入力として
の仲裁命令と、ＭＵＸ４１ａが状態装置４２への入力と
してどの入力を選択すべきかを指示する仲裁ＭＵＸ選択
命令をも生成する。
【００２４】Ａ−ＢＵＳ ＴＡバス３５は６４ビット
幅のバスである。このバス上の信号はＤＡＬ情報、ＥＣ
Ｃ（誤り訂正コード）情報、及びＡＣＫ（肯定応答）情
報を含む。ＡＣＫビットはメモリ読み出しデータ経路装
置（“ＭＲＤＰ”）８１によって処理される。ＤＡＬ及
びＥＣＣ情報を含むＭＲＤＰ８１の出力はＭＥＭＣ／Ｄ
ＢＥＣ７７への入力である。ここでは、ＤＡＬ情報は一
般的に再充填データである。ＭＥＭＣ／ＤＢＥＣ７７の
出力は再充填データであり、この出力はＭＵＸ４１ａへ
の入力の１つである。
幅のバスである。このバス上の信号はＤＡＬ情報、ＥＣ
Ｃ（誤り訂正コード）情報、及びＡＣＫ（肯定応答）情
報を含む。ＡＣＫビットはメモリ読み出しデータ経路装
置（“ＭＲＤＰ”）８１によって処理される。ＤＡＬ及
びＥＣＣ情報を含むＭＲＤＰ８１の出力はＭＥＭＣ／Ｄ
ＢＥＣ７７への入力である。ここでは、ＤＡＬ情報は一
般的に再充填データである。ＭＥＭＣ／ＤＢＥＣ７７の
出力は再充填データであり、この出力はＭＵＸ４１ａへ
の入力の１つである。
【００２５】ＭＥＭＣ／ＤＢＥＣ７７はＡ−ＢＵＳ
ＦＡバス３３上にも出力を供給する。この出力は、ＤＡ
Ｌ、ＥＣＣ、ＦＣ及びパリティ情報を含む。Ａ−ＢＵＳ
ＦＡバス３３上のこの情報はメモリモジュール３１
ａ−３１ｆへの入力である。状態装置４２を通過するＭ
ＵＸ４１ａの出力は、ＥＣＣ情報が含まれていないこと
を除けば、ＭＥＭＣ／ＤＢＥＣ７７がＡ−ＢＵＳ ＦＡ
バス３３上に出力される情報と同じ情報を含む。
ＦＡバス３３上にも出力を供給する。この出力は、ＤＡ
Ｌ、ＥＣＣ、ＦＣ及びパリティ情報を含む。Ａ−ＢＵＳ
ＦＡバス３３上のこの情報はメモリモジュール３１
ａ−３１ｆへの入力である。状態装置４２を通過するＭ
ＵＸ４１ａの出力は、ＥＣＣ情報が含まれていないこと
を除けば、ＭＥＭＣ／ＤＢＥＣ７７がＡ−ＢＵＳ ＦＡ
バス３３上に出力される情報と同じ情報を含む。
【００２６】バス３６から適切な命令信号が資源検査論
理要素６７へ入力されると、資源検査論理要素６７はＭ
ＭＡＰ６９、ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／
ＳＮＩＴ７５、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ
７９からのステータス情報入力を使用して異なる入力を
仲裁し、ＭＵＸ４１ａ及び状態装置４２を通してどの入
力にＥ−ＢＵＳ ＴＡバス２１−２４へのアクセスを
与えるかを決定する。これらのバスにアクセスすること
を望む信号は、バス３６上の資源検査ＤＡＬ信号及びＦ
Ｃ信号と、ＭＭＡＰ６９からのＭＭＡＰ ＬＷ Ｒ
Ｄ ＤＡＬ信号出力と、ＬＯＣＫ７１からのＬＯＣＫ
ＬＷ ＲＤ ＤＡＬ信号出力と、ＣＰＩＯ７３
からのＣＰＩＯ ＬＷ ＲＤ ＤＡＬ信号出力と
、ＩＲＥＱ／ＳＮＩＴ７５からのＩＲＥＱ／ＳＮＩＴ
ＬＷ ＲＤ ＤＡＬ信号出力と、ＭＥＭＣ／ＤＢ
ＥＣ７７からのＭＣＴＬ再充填ＤＡＬ信号出力である。 資源検査論理要素６７は、状態装置６７ａ及び６７ｂを
通して結合されている出力線と、仲裁ＭＵＸ選択信号出
力とによって、これらのバスへのアクセスを制御する。 状態装置６７ａからの線６１及び８５上の出力は、Ｅ−
ＢＵＳ ＴＡバスのバス３６へのアクセスの制御用で
ある。状態装置６７ｂからの線８３上の出力は、ＭＭＡ
Ｐ６９、ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／ＳＮ
ＩＴ７５、及びＭＥＭＣ／ＤＢＥＣ７７からのＤＡＬ情
報を選択してＭＵＸ４１ａへ入力させるためのものであ
る。
理要素６７へ入力されると、資源検査論理要素６７はＭ
ＭＡＰ６９、ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／
ＳＮＩＴ７５、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ
７９からのステータス情報入力を使用して異なる入力を
仲裁し、ＭＵＸ４１ａ及び状態装置４２を通してどの入
力にＥ−ＢＵＳ ＴＡバス２１−２４へのアクセスを
与えるかを決定する。これらのバスにアクセスすること
を望む信号は、バス３６上の資源検査ＤＡＬ信号及びＦ
Ｃ信号と、ＭＭＡＰ６９からのＭＭＡＰ ＬＷ Ｒ
Ｄ ＤＡＬ信号出力と、ＬＯＣＫ７１からのＬＯＣＫ
ＬＷ ＲＤ ＤＡＬ信号出力と、ＣＰＩＯ７３
からのＣＰＩＯ ＬＷ ＲＤ ＤＡＬ信号出力と
、ＩＲＥＱ／ＳＮＩＴ７５からのＩＲＥＱ／ＳＮＩＴ
ＬＷ ＲＤ ＤＡＬ信号出力と、ＭＥＭＣ／ＤＢ
ＥＣ７７からのＭＣＴＬ再充填ＤＡＬ信号出力である。 資源検査論理要素６７は、状態装置６７ａ及び６７ｂを
通して結合されている出力線と、仲裁ＭＵＸ選択信号出
力とによって、これらのバスへのアクセスを制御する。 状態装置６７ａからの線６１及び８５上の出力は、Ｅ−
ＢＵＳ ＴＡバスのバス３６へのアクセスの制御用で
ある。状態装置６７ｂからの線８３上の出力は、ＭＭＡ
Ｐ６９、ＬＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／ＳＮ
ＩＴ７５、及びＭＥＭＣ／ＤＢＥＣ７７からのＤＡＬ情
報を選択してＭＵＸ４１ａへ入力させるためのものであ
る。
【００２７】図５は、図４のスケジューリング論理要素
６６のより詳細なブロック線図である。前述のようにス
ケジューリング論理要素は、主要素として、ポート選択
論理要素６５及びＭＵＸ３７ａを含む。図４のポート論
理要素４９の出力が、バス６３を介してスケジューリン
グ論理要素６６へ入力される。この入力はポートＤＡＬ
信号と、ポートＦＣ信号と、ポート“スヌーピーヒット
”信号と、ポート命令有効信号とを含む。これらの信号
の中からどの信号をポート論理要素４９から出力させる
かは、有効性論理要素５７によって決定済である。 図
５のバス６３の線８７はポート“スヌーピーヒット”信
号を伝送する。これらの信号は優先順位エンコーダ８９
及びＯＲゲート９１へ入力される。優先順位エンコーダ
８９の出力はＭＵＸ４０３へ入力される。ＯＲゲート９
１の出力はポート選択発生器９３へ入力される。
６６のより詳細なブロック線図である。前述のようにス
ケジューリング論理要素は、主要素として、ポート選択
論理要素６５及びＭＵＸ３７ａを含む。図４のポート論
理要素４９の出力が、バス６３を介してスケジューリン
グ論理要素６６へ入力される。この入力はポートＤＡＬ
信号と、ポートＦＣ信号と、ポート“スヌーピーヒット
”信号と、ポート命令有効信号とを含む。これらの信号
の中からどの信号をポート論理要素４９から出力させる
かは、有効性論理要素５７によって決定済である。 図
５のバス６３の線８７はポート“スヌーピーヒット”信
号を伝送する。これらの信号は優先順位エンコーダ８９
及びＯＲゲート９１へ入力される。優先順位エンコーダ
８９の出力はＭＵＸ４０３へ入力される。ＯＲゲート９
１の出力はポート選択発生器９３へ入力される。
【００２８】バス６３の線９６はＤＡＬ信号及びＦＣ信
号を伝送する。これらの信号はＭＵＸ３７ａへ入力され
る。ＦＣ信号は、古ＦＣ ＭＵＸ９５にも入力される
。 バス６３の線９７はポート命令有効信号を伝送する
。 これらの信号はバレルシフタ９９へ入力される。バレル
シフタ９９の出力は優先順位エンコーダ４０１へ入力さ
れる。優先順位エンコーダ４０１の４ビット出力はＭＵ
Ｘ４０３への入力の１つである。この４ビット出力は左
シフト１要素４０５へも入力される。左シフト１要素４
０５の出力は、ＭＵＸ４０７への入力の１つである。Ｍ
ＵＸ４０７の出力には状態装置４０９が結合されている
。状態装置４０９の出力は、ＭＵＸ４０７への第２の４
ビット入力として、またバレルシフタ９９への４ビット
制御入力としてフィードバックされる。
号を伝送する。これらの信号はＭＵＸ３７ａへ入力され
る。ＦＣ信号は、古ＦＣ ＭＵＸ９５にも入力される
。 バス６３の線９７はポート命令有効信号を伝送する
。 これらの信号はバレルシフタ９９へ入力される。バレル
シフタ９９の出力は優先順位エンコーダ４０１へ入力さ
れる。優先順位エンコーダ４０１の４ビット出力はＭＵ
Ｘ４０３への入力の１つである。この４ビット出力は左
シフト１要素４０５へも入力される。左シフト１要素４
０５の出力は、ＭＵＸ４０７への入力の１つである。Ｍ
ＵＸ４０７の出力には状態装置４０９が結合されている
。状態装置４０９の出力は、ＭＵＸ４０７への第２の４
ビット入力として、またバレルシフタ９９への４ビット
制御入力としてフィードバックされる。
【００２９】ＭＵＸ４０３への第１の４ビット入力は状
態装置４１１からのフィードバック信号である。これは
ＭＵＸ４０３への最後の入力である。ＭＵＸ４０３の４
ビット出力は状態装置４１１への入力である。ＭＵＸ４
０３のからの出力が状態装置４１１へ入力された次のサ
イクルに、これは状態装置４１１の出力に現れる。状態
装置４１１の４ビット出力は古ＦＣ ＭＵＸ９５の選
択入力にも印加される。上述のように、この古ＦＣ
ＭＵＸ９５には、バス６３の線９６からＦＣ信号が入力
されている。
態装置４１１からのフィードバック信号である。これは
ＭＵＸ４０３への最後の入力である。ＭＵＸ４０３の４
ビット出力は状態装置４１１への入力である。ＭＵＸ４
０３のからの出力が状態装置４１１へ入力された次のサ
イクルに、これは状態装置４１１の出力に現れる。状態
装置４１１の４ビット出力は古ＦＣ ＭＵＸ９５の選
択入力にも印加される。上述のように、この古ＦＣ
ＭＵＸ９５には、バス６３の線９６からＦＣ信号が入力
されている。
【００３０】線４１９上のＭＵＸ９５の出力は古ＦＣ信
号である。この信号は、ＯＲゲート９１の出力及び他の
２つの入力と共にポート選択発生器９３へ入力される。 これらの他の２つの入力とは、線８５ａ上のスケジュー
リング承認信号と、線８５ｂ上のスヌーピーヒットシャ
ドウ信号である。これらの信号は共に仲裁論理要素５１
の状態装置６７ａの出力である。これらの信号は、Ｅ−
ＢＵＳ ＴＡバスのバス３６へのアクセスを制御する
ためのものである。 ポート選択発生器９３の第１の
出力はＭＵＸ４０３の選択入力であり、第２の出力はＭ
ＵＸ４０７の選択入力である。これら２つのＭＵＸの選
択信号がＭＵＸ３７ａからバス３６上へ出力される内容
を決定し、また線８６上の４ビットのスケジューリング
ＩＤ信号が何になるかを決定する。ＭＵＸ４０３の出力
はＭＵＸ３７ａの選択入力へ印加され、ＭＵＸ３７ａの
出力はバス３６に供給される。図４及び図５に基づいて
、図５のスケジューリング論理要素６６の動作を説明す
る。 システムが付活されて動作指令を待機しているところに
、ポート命令有効信号がバス６３の線９７からバレルシ
フタ９９へ入力されるものとする。有効命令及びデータ
を有するポートだけがバス６３へのアクセスを許される
ので、最初に決定しなければならないのは「どの命令及
びデータが有効か」であるから、これが初期動作である
。従って各ポート命令有効信号はそれが有効命令及びデ
ータを表す適切な状態を有しているか否かが評価される
。 ４つのポートが全て有効な命令を有しているもの
とすれば優先順位エンコーダ４０１は、最高優先順位を
有するポートの信号を“現ポート”信号として最初に線
４１３上に出力させる。この信号は左シフト１要素４０
５へも入力される。左シフト１要素４０５の出力が順序
（シーケンス）の次のポートである。それ故左シフト１
要素４０５の出力は“次のポート”信号としてＭＵＸ４
０７へ入力される。ＭＵＸ４０７への他方の入力は状態
装置４０９からのフィードバック信号である。この信号
はバレルシフタ９９の制御入力へも印加される。従って
この信号は、バレルシフタ９９にこの信号に対応付けら
れたポートを指し示させる。通常はフィードバックルー
プされているこの信号が“現ポート”である。これは“
次のポート”が選択されて変化するまで維持される。 例として、優先順位エンコーダ４０１が最初にポート“
０”をバス３６にアクセスさせるべきであると決定した
ものとする。優先順位エンコーダ４０１の４ビット出力
は左シフト１要素４０５へ入力されるので、左シフト１
要素４０５は通常の順序では次のポートがポート“１”
であることを指示する。 左シフト１要素４０５の出
力はＭＵＸ４０７の第２の入力へ印加される。ＭＵＸ４
０７の第１の入力は、ＭＵＸ４０７の現出力であって現
ポート（即ちポート“０”）であり、状態装置４０９に
ラッチされているこの信号がＭＵＸ４０７の第１の入力
へフィードバックされているのである。状態装置４０９
は、ポート“０”情報が完全に伝送されてしまうまで、
ポート“０”をフィードバックし続ける。これは、ポー
ト“０”がそのデータをバス３６上に伝送し終るまでフ
ィードバック入力を選択し続けるポート選択発生器９３
によって制御される。ポート“０”がその伝送を完了す
ると、ポート選択発生器９３はＭＵＸ４０７への第２の
入力を選択する。これは左シフト１要素４０５の出力で
あり、ＭＵＸ４０７は出力に“次のポート”であるポー
ト“１”を供給する。次のサイクルには“次のポート”
信号は状態装置４０９の出力となり、ＭＵＸ４０７の第
１の入力へフィードバックされる。
号である。この信号は、ＯＲゲート９１の出力及び他の
２つの入力と共にポート選択発生器９３へ入力される。 これらの他の２つの入力とは、線８５ａ上のスケジュー
リング承認信号と、線８５ｂ上のスヌーピーヒットシャ
ドウ信号である。これらの信号は共に仲裁論理要素５１
の状態装置６７ａの出力である。これらの信号は、Ｅ−
ＢＵＳ ＴＡバスのバス３６へのアクセスを制御する
ためのものである。 ポート選択発生器９３の第１の
出力はＭＵＸ４０３の選択入力であり、第２の出力はＭ
ＵＸ４０７の選択入力である。これら２つのＭＵＸの選
択信号がＭＵＸ３７ａからバス３６上へ出力される内容
を決定し、また線８６上の４ビットのスケジューリング
ＩＤ信号が何になるかを決定する。ＭＵＸ４０３の出力
はＭＵＸ３７ａの選択入力へ印加され、ＭＵＸ３７ａの
出力はバス３６に供給される。図４及び図５に基づいて
、図５のスケジューリング論理要素６６の動作を説明す
る。 システムが付活されて動作指令を待機しているところに
、ポート命令有効信号がバス６３の線９７からバレルシ
フタ９９へ入力されるものとする。有効命令及びデータ
を有するポートだけがバス６３へのアクセスを許される
ので、最初に決定しなければならないのは「どの命令及
びデータが有効か」であるから、これが初期動作である
。従って各ポート命令有効信号はそれが有効命令及びデ
ータを表す適切な状態を有しているか否かが評価される
。 ４つのポートが全て有効な命令を有しているもの
とすれば優先順位エンコーダ４０１は、最高優先順位を
有するポートの信号を“現ポート”信号として最初に線
４１３上に出力させる。この信号は左シフト１要素４０
５へも入力される。左シフト１要素４０５の出力が順序
（シーケンス）の次のポートである。それ故左シフト１
要素４０５の出力は“次のポート”信号としてＭＵＸ４
０７へ入力される。ＭＵＸ４０７への他方の入力は状態
装置４０９からのフィードバック信号である。この信号
はバレルシフタ９９の制御入力へも印加される。従って
この信号は、バレルシフタ９９にこの信号に対応付けら
れたポートを指し示させる。通常はフィードバックルー
プされているこの信号が“現ポート”である。これは“
次のポート”が選択されて変化するまで維持される。 例として、優先順位エンコーダ４０１が最初にポート“
０”をバス３６にアクセスさせるべきであると決定した
ものとする。優先順位エンコーダ４０１の４ビット出力
は左シフト１要素４０５へ入力されるので、左シフト１
要素４０５は通常の順序では次のポートがポート“１”
であることを指示する。 左シフト１要素４０５の出
力はＭＵＸ４０７の第２の入力へ印加される。ＭＵＸ４
０７の第１の入力は、ＭＵＸ４０７の現出力であって現
ポート（即ちポート“０”）であり、状態装置４０９に
ラッチされているこの信号がＭＵＸ４０７の第１の入力
へフィードバックされているのである。状態装置４０９
は、ポート“０”情報が完全に伝送されてしまうまで、
ポート“０”をフィードバックし続ける。これは、ポー
ト“０”がそのデータをバス３６上に伝送し終るまでフ
ィードバック入力を選択し続けるポート選択発生器９３
によって制御される。ポート“０”がその伝送を完了す
ると、ポート選択発生器９３はＭＵＸ４０７への第２の
入力を選択する。これは左シフト１要素４０５の出力で
あり、ＭＵＸ４０７は出力に“次のポート”であるポー
ト“１”を供給する。次のサイクルには“次のポート”
信号は状態装置４０９の出力となり、ＭＵＸ４０７の第
１の入力へフィードバックされる。
【００３１】ポート１を指定するこの値が状態装置４０
９から出力されると、それはバレルシフタ９９へも入力
される。通常の順序の“次のポート”信号がポート命令
有効信号を有している限り、新しいポート指定信号がバ
レルシフタ９９を１だけ進める。もし順序の次のポート
が有効でなければ、バレルシフタは次の有効ポートまで
前進する。
９から出力されると、それはバレルシフタ９９へも入力
される。通常の順序の“次のポート”信号がポート命令
有効信号を有している限り、新しいポート指定信号がバ
レルシフタ９９を１だけ進める。もし順序の次のポート
が有効でなければ、バレルシフタは次の有効ポートまで
前進する。
【００３２】バレルシフタ９９の出力は優先順位エンコ
ーダ４０１への入力であり、優先順位エンコーダ４０１
は今度は新しいポートを表す出力を供給する。新たに選
択されたポートが“現ポート”になり、新しい“次のポ
ート”が上述のようにして選択される。この動作方法は
、各ポートがラウンドロビン方式の順番を有するように
続行される。
ーダ４０１への入力であり、優先順位エンコーダ４０１
は今度は新しいポートを表す出力を供給する。新たに選
択されたポートが“現ポート”になり、新しい“次のポ
ート”が上述のようにして選択される。この動作方法は
、各ポートがラウンドロビン方式の順番を有するように
続行される。
【００３３】ポート選択発生器９３の出力は、通常は“
現ポート”入力を選択して出力するＭＵＸ４０３の選択
入力へ印加される。この“現ポート”出力がＭＵＸ３７
ａからバス３６へ出力される信号を選択する。後述する
ように、ＭＵＸ４０３が他の入力を選択した時に限って
他の動作が遂行される。 以上に、バス３６へのアク
セスをあるポートに与える方法を説明した。今度はスケ
ジューリング論理要素６６の動作を説明する。 通常
、各命令には少なくとも１つの語が続く。この語はアド
レスであっても、またはデータであっても（再充填の場
合）よい。このアドレスまたはデータに、付加データ（
書き込み命令の場合）、再充填命令、または交換命令（
読み出し及び書き込みの複合命令）が後続し得る。
現ポート”入力を選択して出力するＭＵＸ４０３の選択
入力へ印加される。この“現ポート”出力がＭＵＸ３７
ａからバス３６へ出力される信号を選択する。後述する
ように、ＭＵＸ４０３が他の入力を選択した時に限って
他の動作が遂行される。 以上に、バス３６へのアク
セスをあるポートに与える方法を説明した。今度はスケ
ジューリング論理要素６６の動作を説明する。 通常
、各命令には少なくとも１つの語が続く。この語はアド
レスであっても、またはデータであっても（再充填の場
合）よい。このアドレスまたはデータに、付加データ（
書き込み命令の場合）、再充填命令、または交換命令（
読み出し及び書き込みの複合命令）が後続し得る。
【００３４】バス３６へのアクセスがあるポートに与え
られると、そのポートはその命令またはデータをバス３
６へ伝送し終るまで与えられたアクセスを維持し続けな
ければならない。例えば、交換命令の場合、そのポート
は交換命令、読み出しアドレス、ライトバック命令、書
き込みアドレス、そして書き込みデータを送るためにア
クセスし続けなければならない。データ及び命令が送ら
れている間、ＤＡＬ線上に何が存在するかに従って、Ｆ
Ｃは状態を変化させる。もしそれが命令であればＦＣは
１つの状態となり、もし命令でなければ他の状態となる
。ＭＵＸ４０３の目的は、“先のポート”、“スヌーピ
ーポート”及び“現ポート”の何れかを選択することで
ある。前述のように、ＭＵＸ４０３への“先のポート”
または“スヌーピーポート”入力が選択された場合だけ
所定の動作が遂行される。以下に、ＭＵＸ４０３の出力
選択方法を説明する。 ＭＵＸ４０３の出力はＭＵＸ
３７ａの選択入力である。これは、バス３６へのアクセ
スをどのポートに承認するかを決定する。通常、ＭＵＸ
４０３の出力は“現ポート”であるからＭＵＸ３７ａは
“現ポート”を選択する。“現ポート”は状態装置４１
１へも入力される。この信号は、“現ポート”が状態装
置４１１へ入力された次のクロックサイクルに線４１７
上に出力される。この出力は古ＦＣＭＵＸ９５の選択入
力に印加され、またＭＵＸ４０３へ“先のポート”とし
てフィードバックされる。
られると、そのポートはその命令またはデータをバス３
６へ伝送し終るまで与えられたアクセスを維持し続けな
ければならない。例えば、交換命令の場合、そのポート
は交換命令、読み出しアドレス、ライトバック命令、書
き込みアドレス、そして書き込みデータを送るためにア
クセスし続けなければならない。データ及び命令が送ら
れている間、ＤＡＬ線上に何が存在するかに従って、Ｆ
Ｃは状態を変化させる。もしそれが命令であればＦＣは
１つの状態となり、もし命令でなければ他の状態となる
。ＭＵＸ４０３の目的は、“先のポート”、“スヌーピ
ーポート”及び“現ポート”の何れかを選択することで
ある。前述のように、ＭＵＸ４０３への“先のポート”
または“スヌーピーポート”入力が選択された場合だけ
所定の動作が遂行される。以下に、ＭＵＸ４０３の出力
選択方法を説明する。 ＭＵＸ４０３の出力はＭＵＸ
３７ａの選択入力である。これは、バス３６へのアクセ
スをどのポートに承認するかを決定する。通常、ＭＵＸ
４０３の出力は“現ポート”であるからＭＵＸ３７ａは
“現ポート”を選択する。“現ポート”は状態装置４１
１へも入力される。この信号は、“現ポート”が状態装
置４１１へ入力された次のクロックサイクルに線４１７
上に出力される。この出力は古ＦＣＭＵＸ９５の選択入
力に印加され、またＭＵＸ４０３へ“先のポート”とし
てフィードバックされる。
【００３５】ＭＵＸ３７ａが選択したポートが１サイク
ル後に伝送する情報は、データまたはアドレスであって
命令ではない。従って、ＦＣ信号は状態を変える。この
新しい状態はポート選択発生器９３へ入力される。この
ため発生器９３のスケジューリングモードセレクタ出力
は、状態装置４１１内にラッチされているＭＵＸ４０３
への“先のポート”入力を選択するビットパターンを有
するようになる。“先のポート”値は、データが終り新
しい命令が現れたことを指示するために線４１９上のＦ
Ｃ信号の状態が変化するまで、ＭＵＸ４０３の出力とし
て保持される。そのようになった時に限りポート選択発
生器９３はその選択信号を変化させて、“先のポート”
ではなく“現ポート”を選択させる。この動作は、別の
命令がバス３６上に出現する前にデータ伝送が完了する
ことを保証する。一方、線４１９上のＦＣ信号の状態の
変化に応答して、ＭＵＸ４０７は“次のポート”値を選
択する。これはポート選択発生器９３がＭＵＸ４０７の
出力をそのように変化させる選択信号を出力するからで
ある。選択された“次のポート”信号は、状態装置４０
９を通してＭＵＸ４０７及びバレルシフタ９９へフィー
ドバックされる。そこでバレルシフタ９９は次の有効ポ
ートを選択し、そのポートが今度は線４１３上の“現ポ
ート”になる。これらの動作を繰り返すべく、スケジュ
ーリング論理要素６６は選択されたＦＣ信号の状態の次
の変化を待機する。スケジューリング論理要素６６の動
作を以下の例で説明する。“スヌーピーヒット”が存在
しない通常の動作中、“現ポート”（例えばポート“０
”）が選択されてＭＵＸ４０３を通ると、この“現ポー
ト”信号はＭＵＸ３７ａに“現ポート”ＤＡＬ及びＦＣ
を選択させる。次のクロックサイクルにこのポート指定
、即ちポート“０”が状態装置４１１の出力に現れる。 この出力はＭＵＸ９５に対応ポートＦＣ信号を選択させ
、出力させる。即ち、もしポート“０”が現ポートであ
れば、ポート“０”のためのＦＣ信号がＭＵＸ９５から
出力され、ポート選択発生器９３へフィードバックされ
る。命令を含む最初のサイクル中のＦＣビットが例えば
論理値“１”であるとすれば、命令以外の情報が伝送さ
れる第２のサイクルにはＦＣビットは論理値“０”に変
化しよう。
ル後に伝送する情報は、データまたはアドレスであって
命令ではない。従って、ＦＣ信号は状態を変える。この
新しい状態はポート選択発生器９３へ入力される。この
ため発生器９３のスケジューリングモードセレクタ出力
は、状態装置４１１内にラッチされているＭＵＸ４０３
への“先のポート”入力を選択するビットパターンを有
するようになる。“先のポート”値は、データが終り新
しい命令が現れたことを指示するために線４１９上のＦ
Ｃ信号の状態が変化するまで、ＭＵＸ４０３の出力とし
て保持される。そのようになった時に限りポート選択発
生器９３はその選択信号を変化させて、“先のポート”
ではなく“現ポート”を選択させる。この動作は、別の
命令がバス３６上に出現する前にデータ伝送が完了する
ことを保証する。一方、線４１９上のＦＣ信号の状態の
変化に応答して、ＭＵＸ４０７は“次のポート”値を選
択する。これはポート選択発生器９３がＭＵＸ４０７の
出力をそのように変化させる選択信号を出力するからで
ある。選択された“次のポート”信号は、状態装置４０
９を通してＭＵＸ４０７及びバレルシフタ９９へフィー
ドバックされる。そこでバレルシフタ９９は次の有効ポ
ートを選択し、そのポートが今度は線４１３上の“現ポ
ート”になる。これらの動作を繰り返すべく、スケジュ
ーリング論理要素６６は選択されたＦＣ信号の状態の次
の変化を待機する。スケジューリング論理要素６６の動
作を以下の例で説明する。“スヌーピーヒット”が存在
しない通常の動作中、“現ポート”（例えばポート“０
”）が選択されてＭＵＸ４０３を通ると、この“現ポー
ト”信号はＭＵＸ３７ａに“現ポート”ＤＡＬ及びＦＣ
を選択させる。次のクロックサイクルにこのポート指定
、即ちポート“０”が状態装置４１１の出力に現れる。 この出力はＭＵＸ９５に対応ポートＦＣ信号を選択させ
、出力させる。即ち、もしポート“０”が現ポートであ
れば、ポート“０”のためのＦＣ信号がＭＵＸ９５から
出力され、ポート選択発生器９３へフィードバックされ
る。命令を含む最初のサイクル中のＦＣビットが例えば
論理値“１”であるとすれば、命令以外の情報が伝送さ
れる第２のサイクルにはＦＣビットは論理値“０”に変
化しよう。
【００３６】ポート“０”ＦＣ信号が切り替わると、こ
の変化した値はポート選択発生器９３へ入力される。こ
の変化に応答してポート選択発生器９３は、状態装置４
１１の出力である“先のポート”入力を選択する。従っ
て、ＭＵＸ４０３の出力は“先のポート”入力になる。 これらの動作が、全てのポート“０”情報を伝送可能な
らしめるように期間を保持する。ＦＣ信号が状態を変え
て再び命令が伝送されることを指示すると、ＭＵＸ４０
３の選択入力へ供給されるポート選択発生器９３の出力
が再び“現ポート”（今はポート“１”）を選択させる
。このプロセスはラウンドロビン方式で選択される各ポ
ート毎に繰り返される。図５に関する説明の残りの部分
は、バス３６への“スヌーピーヒット”のアクセスの承
認に関する。通常の動作におけるバス３６へのポートの
アクセスは、仲裁論理要素５１の線８５ａ上の適切な状
態のスケジューリング承認信号で叙述される。
の変化した値はポート選択発生器９３へ入力される。こ
の変化に応答してポート選択発生器９３は、状態装置４
１１の出力である“先のポート”入力を選択する。従っ
て、ＭＵＸ４０３の出力は“先のポート”入力になる。 これらの動作が、全てのポート“０”情報を伝送可能な
らしめるように期間を保持する。ＦＣ信号が状態を変え
て再び命令が伝送されることを指示すると、ＭＵＸ４０
３の選択入力へ供給されるポート選択発生器９３の出力
が再び“現ポート”（今はポート“１”）を選択させる
。このプロセスはラウンドロビン方式で選択される各ポ
ート毎に繰り返される。図５に関する説明の残りの部分
は、バス３６への“スヌーピーヒット”のアクセスの承
認に関する。通常の動作におけるバス３６へのポートの
アクセスは、仲裁論理要素５１の線８５ａ上の適切な状
態のスケジューリング承認信号で叙述される。
【００３７】要求されたデータがＣＰＵのキャッシュ内
に存在することを表す“スヌーピーヒット”は、通常の
命令及びデータに対して優先順位を与えられている。従
ってスヌーピーヒットシャドウ信号が適切な状態にある
時には、命令またはデータはバス３６上に出現できない
。“スヌーピーヒットシャドウ”は、“スヌーピーヒッ
ト”が存在している場合にＣＰＵから戻される信号を得
るのに必要な期間をカバーする時間である。即ち読み出
し命令がバス上に出されると、信号が戻される前に“ス
ヌーピーヒット”を示すある長さの時間が存在するので
ある。もし、“スヌーピーヒット”が存在すれば“スヌ
ーピー再充填命令”が発生するので、識別されたデータ
が供給される。
に存在することを表す“スヌーピーヒット”は、通常の
命令及びデータに対して優先順位を与えられている。従
ってスヌーピーヒットシャドウ信号が適切な状態にある
時には、命令またはデータはバス３６上に出現できない
。“スヌーピーヒットシャドウ”は、“スヌーピーヒッ
ト”が存在している場合にＣＰＵから戻される信号を得
るのに必要な期間をカバーする時間である。即ち読み出
し命令がバス上に出されると、信号が戻される前に“ス
ヌーピーヒット”を示すある長さの時間が存在するので
ある。もし、“スヌーピーヒット”が存在すれば“スヌ
ーピー再充填命令”が発生するので、識別されたデータ
が供給される。
【００３８】図６は資源検査論理要素６７のより詳細な
ブロック線図である。図６及び図５を参照してスヌーピ
ーヒットシャドウ信号の生成方法を説明する。読み出し
命令が発行され、それが命令デコーダ４３５において検
出されると、“スヌーピーシャドウ”期間が開始される
。命令及び資源検査論理要素４２７の出力の１つが、線
４２５上の“スヌーピーシャドウスタート”信号である
。この信号は多段シフトレジスタ４２９へ入力される。 シフトレジスタ４２９の出力はＯＲゲート４３１におい
て混合される。ＯＲゲート４３１の出力は命令及び資源
検査論理要素４２７へフィードバックされると共に、資
源検査論理要素６７の出力であるスヌーピーヒットシャ
ドウ信号として線８５ｂ上に供給される。図５において
、“スヌーピーヒットシャドウ”時間中は“スヌーピー
ヒット”に優先順位があるために、バス３６へアクセス
を要求するポートの何れに対してもこのようなアクセス
は与えられない。“スヌーピーヒットシャドウ”時間が
経過した後（線８５ｂ上の信号のステータスによって指
示される）に限って、ポート選択発生器９３は次のポー
トへ進むことが可能となる。 もし１以上の“スヌー
ピーヒット”が存在すれば、優先順位エンコーダ８９は
最優先順位を割り当てられた“スヌーピー”ポートを表
す信号を出力する。識別された“スヌーピーヒット”が
存在する場合には、ＯＲゲート９１の出力の状態が変化
する。ＯＲゲート９１の出力の状態の変化に応答して、
ポート選択発生器９３は今度はＭＵＸ４０３及びＭＵＸ
３７ａを通してバス３６へアクセスする正しい“スヌー
ピーポート”を選択する。即ち、優先順位エンコーダ８
９からの“スヌーピーポート”出力がＭＵＸ４０３の出
力へ結合される。この出力はＭＵＸ３７ａを通して出力
すべき（“スヌーピーヒット”に対応する）正しいポー
トを選択する。このようにして選択された“スヌーピー
ポート”は、その再充填データをバス３６へ送り出す。
ブロック線図である。図６及び図５を参照してスヌーピ
ーヒットシャドウ信号の生成方法を説明する。読み出し
命令が発行され、それが命令デコーダ４３５において検
出されると、“スヌーピーシャドウ”期間が開始される
。命令及び資源検査論理要素４２７の出力の１つが、線
４２５上の“スヌーピーシャドウスタート”信号である
。この信号は多段シフトレジスタ４２９へ入力される。 シフトレジスタ４２９の出力はＯＲゲート４３１におい
て混合される。ＯＲゲート４３１の出力は命令及び資源
検査論理要素４２７へフィードバックされると共に、資
源検査論理要素６７の出力であるスヌーピーヒットシャ
ドウ信号として線８５ｂ上に供給される。図５において
、“スヌーピーヒットシャドウ”時間中は“スヌーピー
ヒット”に優先順位があるために、バス３６へアクセス
を要求するポートの何れに対してもこのようなアクセス
は与えられない。“スヌーピーヒットシャドウ”時間が
経過した後（線８５ｂ上の信号のステータスによって指
示される）に限って、ポート選択発生器９３は次のポー
トへ進むことが可能となる。 もし１以上の“スヌー
ピーヒット”が存在すれば、優先順位エンコーダ８９は
最優先順位を割り当てられた“スヌーピー”ポートを表
す信号を出力する。識別された“スヌーピーヒット”が
存在する場合には、ＯＲゲート９１の出力の状態が変化
する。ＯＲゲート９１の出力の状態の変化に応答して、
ポート選択発生器９３は今度はＭＵＸ４０３及びＭＵＸ
３７ａを通してバス３６へアクセスする正しい“スヌー
ピーポート”を選択する。即ち、優先順位エンコーダ８
９からの“スヌーピーポート”出力がＭＵＸ４０３の出
力へ結合される。この出力はＭＵＸ３７ａを通して出力
すべき（“スヌーピーヒット”に対応する）正しいポー
トを選択する。このようにして選択された“スヌーピー
ポート”は、その再充填データをバス３６へ送り出す。
【００３９】図４に示す資源検査論理要素６７の一部で
ある命令及び資源検査論理要素４２７（図６）は、ＭＭ
ＡＰ６９、ＫＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／Ｓ
ＮＩＴ７５、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ７
９からステータス入力を受ける。命令デコーダ４３５に
よってデコードされたスケジューリング論理要素６６か
らの命令も、命令及び資源検査論理要素４２７へ入力さ
れる。この命令は、命令及びアドレスをバス３６へ伝送
することを望んでいる特定のＣＰＵまたはポートからの
ものであってよい。本発明の場合には、ＭＭＡＰ６９か
らのメモリモジュールステータス出力が最大のインパク
トを有している。図１に示すように、複数のメモリモジ
ュール（メモリモジュール３１ａ−３１ｆ）が存在して
いる。本発明の装置及び方法の好ましい動作では、メモ
リ待ち時間と、メモリが再充填データを供給するのに要
する時間とを含む所定の時間が経過するまでは、先行の
活動状態の読み出し命令を導いたメモリモジュールのた
めのバスと同一のバスには第２の読み出し命令は伝送さ
れない。メモリ制御の本質は、係争中の複数の命令を一
時に制御し、しかも所与のメモリモジュールに対して１
つの命令だけを未決定とすることである。この好ましい
型のメモリ制御を達成するために、命令及び資源検査論
理要素４２７は命令と、それらに伴うアドレスとをデコ
ードし、アクセスを要求しているポートを承認できるか
否かと、命令の数と未決の数とに基づくメモリバスへの
アクセスと、特定のメモリモジュールの可用性とを決定
する。
ある命令及び資源検査論理要素４２７（図６）は、ＭＭ
ＡＰ６９、ＫＯＣＫ７１、ＣＰＩＯ７３、ＩＲＥＱ／Ｓ
ＮＩＴ７５、ＭＥＭＣ／ＤＢＥＣ７７、及びＭＷＤＰ７
９からステータス入力を受ける。命令デコーダ４３５に
よってデコードされたスケジューリング論理要素６６か
らの命令も、命令及び資源検査論理要素４２７へ入力さ
れる。この命令は、命令及びアドレスをバス３６へ伝送
することを望んでいる特定のＣＰＵまたはポートからの
ものであってよい。本発明の場合には、ＭＭＡＰ６９か
らのメモリモジュールステータス出力が最大のインパク
トを有している。図１に示すように、複数のメモリモジ
ュール（メモリモジュール３１ａ−３１ｆ）が存在して
いる。本発明の装置及び方法の好ましい動作では、メモ
リ待ち時間と、メモリが再充填データを供給するのに要
する時間とを含む所定の時間が経過するまでは、先行の
活動状態の読み出し命令を導いたメモリモジュールのた
めのバスと同一のバスには第２の読み出し命令は伝送さ
れない。メモリ制御の本質は、係争中の複数の命令を一
時に制御し、しかも所与のメモリモジュールに対して１
つの命令だけを未決定とすることである。この好ましい
型のメモリ制御を達成するために、命令及び資源検査論
理要素４２７は命令と、それらに伴うアドレスとをデコ
ードし、アクセスを要求しているポートを承認できるか
否かと、命令の数と未決の数とに基づくメモリバスへの
アクセスと、特定のメモリモジュールの可用性とを決定
する。
【００４０】図４において、仲裁ＭＵＸ選択出力はＭＵ
Ｘ４１ａの選択入力へ印加される。ＭＵＸ４１ａへの入
力は、バス３６からの資源検査ＤＡＬ及び資源検査ＦＣ
信号と、ＭＭＡＰ６９からのＭＭＡＰ ＬＷ ＲＤ
ＤＡＬ信号と、ＬＯＣＫ７１からのＬＯＣＫ ＬＷ
ＲＤ ＤＡＬ信号と、ＣＰＩＯ７３からのＣＰＩ
Ｏ ＬＷＲＤ ＤＡＬ信号と、ＩＲＥＱ／ＳＮＩＴ
７５からのＩＲＥＱ／ＳＮＩＴ ＬＷＲＤ ＤＡＬ
信号と、ＭＥＭＣ／ＤＢＥＣ７７からのＭＣＴＬ再充填
ＤＡＬ信号である。 これらの入力の中で本発明にとって重要なことは、スケ
ジューリング論理要素６６からバス３６への資源検査Ｄ
ＡＬ信号と、ＭＥＭＣ／ＤＢＥＣ７７からのＭＣＴＬ再
充填データ出力との間の選択である。この詳細に関して
は後述する。
Ｘ４１ａの選択入力へ印加される。ＭＵＸ４１ａへの入
力は、バス３６からの資源検査ＤＡＬ及び資源検査ＦＣ
信号と、ＭＭＡＰ６９からのＭＭＡＰ ＬＷ ＲＤ
ＤＡＬ信号と、ＬＯＣＫ７１からのＬＯＣＫ ＬＷ
ＲＤ ＤＡＬ信号と、ＣＰＩＯ７３からのＣＰＩ
Ｏ ＬＷＲＤ ＤＡＬ信号と、ＩＲＥＱ／ＳＮＩＴ
７５からのＩＲＥＱ／ＳＮＩＴ ＬＷＲＤ ＤＡＬ
信号と、ＭＥＭＣ／ＤＢＥＣ７７からのＭＣＴＬ再充填
ＤＡＬ信号である。 これらの入力の中で本発明にとって重要なことは、スケ
ジューリング論理要素６６からバス３６への資源検査Ｄ
ＡＬ信号と、ＭＥＭＣ／ＤＢＥＣ７７からのＭＣＴＬ再
充填データ出力との間の選択である。この詳細に関して
は後述する。
【００４１】ＭＵＸ４１ａの出力の選択を説明する目的
から、もしＭＥＭＣ／ＤＢＥＣ７７が再充填データを供
給していれば、どのポートもＭＵＸ４１ａを通してバス
へアクセスすることは承認されない。即ち、ＭＵＸ４１
ａを通して再充填データが転送されている時には、ポー
トにアクセスが与えられる前に全ての再充填データがＥ
−ＢＵＳ ＦＡバス２１−２４上に伝送されるように
線６１及び８５が制御されている。
から、もしＭＥＭＣ／ＤＢＥＣ７７が再充填データを供
給していれば、どのポートもＭＵＸ４１ａを通してバス
へアクセスすることは承認されない。即ち、ＭＵＸ４１
ａを通して再充填データが転送されている時には、ポー
トにアクセスが与えられる前に全ての再充填データがＥ
−ＢＵＳ ＦＡバス２１−２４上に伝送されるように
線６１及び８５が制御されている。
【００４２】以下は、本発明の装置及び方法による、特
に図３−６に示す装置による命令及びデータ処理の例で
ある。もし複数のＣＰＵの１つがバス３６へのアクセス
を望んでいれば、そのＣＰＵはある命令と、それに続く
アドレスとを連続する２サイクル中に伝送する。この命
令及びアドレスはＥ−ＢＵＳ ＴＡバス１７−２０上に
現れる。メモリ転送を含む基本的な命令が存在する。こ
れらは、読み出し命令、データを１つのＣＰＵからメモ
リへ書き込むライトバック命令、データをメモリまたは
別のＣＰＵの何れかから１つのＣＰＵへ書き込む再充填
命令、及び交換命令である。これらの命令に関しては適
切な図面に基づいて説明する。図７に読み出し命令の場
合のタイミング図を示す。この例ではＣＰＵ１が読み出
し命令を送り出しているものとする。ＣＰＵ１は第１サ
イクルに読み出し命令１０１を送り、第２サイクルにア
ドレス１０３を送る。１０５で示すように、命令は第２
サイクルに仲裁される。この仲裁は、バス３６へアクセ
スすべく係争中のＣＰＵ間でなされる。読み出し命令は
バッファ５５（図４参照）の第１バッファ位置内にロー
ドされ、読み出しアドレスはそのバッファの第２バッフ
ァ位置内にロードされる。バッファ５５はその３つのバ
ッファ位置に３語までを保持することができるが、ここ
ではこれらの位置の２つだけが使用されている。もし有
効性論理要素５７がこの命令は有効であると決定し、要
求されたメモリモジュールが使用可能であれば、第３サ
イクルにＣＰＵ１ポートがバス３６へのアクセスを承認
される（図７の１０７参照）。これはバッファ５５内の
第１バッファ位置内の読み出し命令を、ＭＵＸ５９及び
３７ａを通してバス３６へ出力することによって（図４
参照）遂行される。この命令はＭＵＸ４１ａを通してＥ
−ＢＵＳ ＦＡバス２１−２４に転送される。
に図３−６に示す装置による命令及びデータ処理の例で
ある。もし複数のＣＰＵの１つがバス３６へのアクセス
を望んでいれば、そのＣＰＵはある命令と、それに続く
アドレスとを連続する２サイクル中に伝送する。この命
令及びアドレスはＥ−ＢＵＳ ＴＡバス１７−２０上に
現れる。メモリ転送を含む基本的な命令が存在する。こ
れらは、読み出し命令、データを１つのＣＰＵからメモ
リへ書き込むライトバック命令、データをメモリまたは
別のＣＰＵの何れかから１つのＣＰＵへ書き込む再充填
命令、及び交換命令である。これらの命令に関しては適
切な図面に基づいて説明する。図７に読み出し命令の場
合のタイミング図を示す。この例ではＣＰＵ１が読み出
し命令を送り出しているものとする。ＣＰＵ１は第１サ
イクルに読み出し命令１０１を送り、第２サイクルにア
ドレス１０３を送る。１０５で示すように、命令は第２
サイクルに仲裁される。この仲裁は、バス３６へアクセ
スすべく係争中のＣＰＵ間でなされる。読み出し命令は
バッファ５５（図４参照）の第１バッファ位置内にロー
ドされ、読み出しアドレスはそのバッファの第２バッフ
ァ位置内にロードされる。バッファ５５はその３つのバ
ッファ位置に３語までを保持することができるが、ここ
ではこれらの位置の２つだけが使用されている。もし有
効性論理要素５７がこの命令は有効であると決定し、要
求されたメモリモジュールが使用可能であれば、第３サ
イクルにＣＰＵ１ポートがバス３６へのアクセスを承認
される（図７の１０７参照）。これはバッファ５５内の
第１バッファ位置内の読み出し命令を、ＭＵＸ５９及び
３７ａを通してバス３６へ出力することによって（図４
参照）遂行される。この命令はＭＵＸ４１ａを通してＥ
−ＢＵＳ ＦＡバス２１−２４に転送される。
【００４３】次のサイクル中に、ポート論理要素４９内
のバッファ５５の第２バッファ位置からのアドレスがバ
ス３６上に送られる。第１サイクル中にＣＰＵがＥ−Ｂ
ＵＳＴＡバスの１つに供給した読み出し命令１０１は、
第３サイクルに各Ｅ−ＢＵＳＦＡバス２１−２４上に現
れる（図７の１１１）。このようにして最初の命令を送
ったＣＰＵは（他の全てのＣＰＵも同様に）、要求が承
認されバス３６へのアクセスが与えられたことを知る。 これは各ＣＰＵに分離した通信を必要とせずになされる
のである。また読み出し命令１０１及びアドレス１０３
は他の各ＣＰＵにも供給されるので、これらのＣＰＵは
“スヌーピーヒット”の目的で、それらのキャッシュ内
に要求された情報を有しているか否かを決定できる。も
しそれが書き込み命令であれば第３サイクルにデータの
最初の片が送られ、残余のデータは爾後のサイクル中に
供給される。書き込み命令及びアドレスは、読み出し命
令及びアドレスと同じようにして処理される。しかしデ
ータはメモリ内に書き込まれ、戻されることはない。
のバッファ５５の第２バッファ位置からのアドレスがバ
ス３６上に送られる。第１サイクル中にＣＰＵがＥ−Ｂ
ＵＳＴＡバスの１つに供給した読み出し命令１０１は、
第３サイクルに各Ｅ−ＢＵＳＦＡバス２１−２４上に現
れる（図７の１１１）。このようにして最初の命令を送
ったＣＰＵは（他の全てのＣＰＵも同様に）、要求が承
認されバス３６へのアクセスが与えられたことを知る。 これは各ＣＰＵに分離した通信を必要とせずになされる
のである。また読み出し命令１０１及びアドレス１０３
は他の各ＣＰＵにも供給されるので、これらのＣＰＵは
“スヌーピーヒット”の目的で、それらのキャッシュ内
に要求された情報を有しているか否かを決定できる。も
しそれが書き込み命令であれば第３サイクルにデータの
最初の片が送られ、残余のデータは爾後のサイクル中に
供給される。書き込み命令及びアドレスは、読み出し命
令及びアドレスと同じようにして処理される。しかしデ
ータはメモリ内に書き込まれ、戻されることはない。
【００４４】図８は、“スヌーピー”再充填命令タイミ
ングのためのタイミング図である。この図に基づいて“
スヌーピーヒット”の処理を説明する。前述のように、
“スヌーピーヒット”は、ＣＰＵがそのキャッシュ内に
読み出し命令に対応付けられたアドレスを有している場
合に発生する。そのキャッシュ内にデータを有している
ＣＰＵは、“スヌーピー再充填”命令とそれに続く再充
填データをＥ−ＢＵＳＴＡバス上に供給することによっ
て、読み出し命令に応答する。図８に示すように、第１
サイクルに再充填命令２０１があるＣＰＵから出力され
てバッファ５５（図４）の第１バッファ位置へ入力され
、次いで所定数のサイクルに亙って再充填データが出力
される。このデータは１バイト／サイクルのレートで出
力される。図示のように再充填データの第１バイト２０
３は第２サイクルに出力されてバッファ５５の第２バッ
ファ位置に入力され、第３サイクルに出力される第２バ
イト２０５はバッファ５５の第３バッファ位置に入力さ
れ、第４サイクルに出力される第３バイト２０７は状態
装置５３（図４）に保持される。残余のデータは爾後の
サイクルに出力される。
ングのためのタイミング図である。この図に基づいて“
スヌーピーヒット”の処理を説明する。前述のように、
“スヌーピーヒット”は、ＣＰＵがそのキャッシュ内に
読み出し命令に対応付けられたアドレスを有している場
合に発生する。そのキャッシュ内にデータを有している
ＣＰＵは、“スヌーピー再充填”命令とそれに続く再充
填データをＥ−ＢＵＳＴＡバス上に供給することによっ
て、読み出し命令に応答する。図８に示すように、第１
サイクルに再充填命令２０１があるＣＰＵから出力され
てバッファ５５（図４）の第１バッファ位置へ入力され
、次いで所定数のサイクルに亙って再充填データが出力
される。このデータは１バイト／サイクルのレートで出
力される。図示のように再充填データの第１バイト２０
３は第２サイクルに出力されてバッファ５５の第２バッ
ファ位置に入力され、第３サイクルに出力される第２バ
イト２０５はバッファ５５の第３バッファ位置に入力さ
れ、第４サイクルに出力される第３バイト２０７は状態
装置５３（図４）に保持される。残余のデータは爾後の
サイクルに出力される。
【００４５】例えば、ＣＰＵ３（１４）が再充填命令２
０１を送ろうとした時、バス３６が話し中であるものと
する。その結果、ＣＰＵ３（１４）はバスへアクセスす
るまで待機しなければならない。従って、送られた再充
填命令、データ“０”及びデータ“１”は、前述のよう
に、アクセスが承認されるまでポート論理要素４９のバ
ッファ５５内に保持される。前述のように、ポート論理
要素４９のこのバッファ５５は３語を保持することがで
きる。
０１を送ろうとした時、バス３６が話し中であるものと
する。その結果、ＣＰＵ３（１４）はバスへアクセスす
るまで待機しなければならない。従って、送られた再充
填命令、データ“０”及びデータ“１”は、前述のよう
に、アクセスが承認されるまでポート論理要素４９のバ
ッファ５５内に保持される。前述のように、ポート論理
要素４９のこのバッファ５５は３語を保持することがで
きる。
【００４６】バスが話し中であるから、仲裁を行うこと
ができる最も早い時点は第４サイクルである。従ってＣ
ＰＵ３には、それを要求してから２サイクル後に（２サ
イクル遅れて）バス３６へのアクセスが与えられる。一
方、第４サイクルには再充填データ“２”の第３片２０
７がバス上に送り出され、状態装置５３（図４）内に保
持されている（バッファは３語しか保持できないから、
バッファは一杯である）。仲裁が２０６において行われ
、仲裁論理要素５１がＣＰＵ３にバス３６へのアクセス
を与えると、再充填命令が全てのＥ−ＢＵＳ ＦＡバ
ス２１−２４上に出力される。これは第５サイクルにお
いて発生する。
ができる最も早い時点は第４サイクルである。従ってＣ
ＰＵ３には、それを要求してから２サイクル後に（２サ
イクル遅れて）バス３６へのアクセスが与えられる。一
方、第４サイクルには再充填データ“２”の第３片２０
７がバス上に送り出され、状態装置５３（図４）内に保
持されている（バッファは３語しか保持できないから、
バッファは一杯である）。仲裁が２０６において行われ
、仲裁論理要素５１がＣＰＵ３にバス３６へのアクセス
を与えると、再充填命令が全てのＥ−ＢＵＳ ＦＡバ
ス２１−２４上に出力される。これは第５サイクルにお
いて発生する。
【００４７】第５サイクルに、再充填命令は状態装置４
２内にラッチされる。この再充填命令２０９は第１バッ
ファ位置から転送される。同様に、再充填データ“０”
（２１１）がバッファ５５の第２バッファ位置から転送
され、再充填データ“１”（２１３）がバッファ５５の
第３バッファ位置から転送される。第７サイクルに再充
填データ“２”が状態装置４２内に転送される。従って
、状態装置４２は、次の第８サイクルに、２１５で示す
ように、Ｅ−ＢＵＳ ＦＡバス上に出力することがで
きる。
２内にラッチされる。この再充填命令２０９は第１バッ
ファ位置から転送される。同様に、再充填データ“０”
（２１１）がバッファ５５の第２バッファ位置から転送
され、再充填データ“１”（２１３）がバッファ５５の
第３バッファ位置から転送される。第７サイクルに再充
填データ“２”が状態装置４２内に転送される。従って
、状態装置４２は、次の第８サイクルに、２１５で示す
ように、Ｅ−ＢＵＳ ＦＡバス上に出力することがで
きる。
【００４８】第４サイクルの２０６において仲裁論理要
素５１が承認すると、そのポートは線６１、バッファ５
５の第１バッファ位置の入力に結合されている有効性論
理要素５７（図４）を介しＭＵＸ５９を通してバスへア
クセスする。従ってこの入力がＭＵＸ５９からバス６３
へ出力される。次のサイクルにはバッファ５５の第２バ
ッファ位置の入力が出力され、その次のサイクルには第
３バッファ位置の入力が出力される。その後、状態装置
５３の出力がＭＵＸを通して出力される。再充填命令及
び再充填データを送ったＣＰＵは、再充填データ２１７
で示すように第７サイクルに再びデータが送られ始めた
ことを知る。２０９で示すように再充填命令は第５サイ
クルにはＥ−ＢＵＳ ＦＡバス２１−２４上に送られ
ている。第６サイクルにはＣＰＵ３はこのデータを読み
、第７サイクルには再びデータを送り始めている。これ
で２サイクル遅れ問題が解消されたことになる。これが
再充填データ２０７を１バイト長ではなく３バイト長に
してある理由である。図示のようにこのデータ２７１は
、データ２１５の直後にバス３６上に現れている。残余
の再充填データはバッファを使用せずに通過する。本発
明によるバッファ及びバスシステムの使用方法によって
、一旦ＣＰＵにバスへのアクセスが承認されると、デー
タ及び命令の連続した流れが保証される。図９は交換命
令の場合のタイミングを示す。交換命令３０１は第１サ
イクルにバッファ５５の第１バッファ位置へ入力され、
読み出しアドレス３０３は第２サイクルに第２バッファ
位置へ入力される。ライトバック命令３０５は第３サイ
クルにバッファ５５の第３バッファ位置へ入力される。 第４サイクルに、ライトバックアドレス３０７が、例え
ばＣＰＵ２のためのＥ−ＢＵＳ ＴＡバス１８上に保
持される。ここに保持される理由を以下に説明する。図
９は１サイクル遅れ仲裁を示している。仲裁直後のサイ
クルに、Ｅ−ＢＵＳＦＡバス２１−２４上に交換命令３
１１が現れ、読み出しアドレス３１３が後続している。 図８に示す状況と同様に、送り出しＣＰＵはアクセスが
承認されたことを知り、３１５で示すように第６サイク
ルから再びデータを送り始めることができる。この時点
で、１サイクル遅れ仲裁問題が解消される。 データ
はＥ−ＢＵＳ ＦＡバス上には現れない。これはデー
タがメモリへ書き込まれるからである。従って、データ
はバス３６からメモリ制御装置４５へ直接供給され、Ｍ
ＵＸ４１ａ及び状態装置４２を通してＥ−ＢＵＳ Ｆ
Ａバス２１−２４上へは出力されない。
素５１が承認すると、そのポートは線６１、バッファ５
５の第１バッファ位置の入力に結合されている有効性論
理要素５７（図４）を介しＭＵＸ５９を通してバスへア
クセスする。従ってこの入力がＭＵＸ５９からバス６３
へ出力される。次のサイクルにはバッファ５５の第２バ
ッファ位置の入力が出力され、その次のサイクルには第
３バッファ位置の入力が出力される。その後、状態装置
５３の出力がＭＵＸを通して出力される。再充填命令及
び再充填データを送ったＣＰＵは、再充填データ２１７
で示すように第７サイクルに再びデータが送られ始めた
ことを知る。２０９で示すように再充填命令は第５サイ
クルにはＥ−ＢＵＳ ＦＡバス２１−２４上に送られ
ている。第６サイクルにはＣＰＵ３はこのデータを読み
、第７サイクルには再びデータを送り始めている。これ
で２サイクル遅れ問題が解消されたことになる。これが
再充填データ２０７を１バイト長ではなく３バイト長に
してある理由である。図示のようにこのデータ２７１は
、データ２１５の直後にバス３６上に現れている。残余
の再充填データはバッファを使用せずに通過する。本発
明によるバッファ及びバスシステムの使用方法によって
、一旦ＣＰＵにバスへのアクセスが承認されると、デー
タ及び命令の連続した流れが保証される。図９は交換命
令の場合のタイミングを示す。交換命令３０１は第１サ
イクルにバッファ５５の第１バッファ位置へ入力され、
読み出しアドレス３０３は第２サイクルに第２バッファ
位置へ入力される。ライトバック命令３０５は第３サイ
クルにバッファ５５の第３バッファ位置へ入力される。 第４サイクルに、ライトバックアドレス３０７が、例え
ばＣＰＵ２のためのＥ−ＢＵＳ ＴＡバス１８上に保
持される。ここに保持される理由を以下に説明する。図
９は１サイクル遅れ仲裁を示している。仲裁直後のサイ
クルに、Ｅ−ＢＵＳＦＡバス２１−２４上に交換命令３
１１が現れ、読み出しアドレス３１３が後続している。 図８に示す状況と同様に、送り出しＣＰＵはアクセスが
承認されたことを知り、３１５で示すように第６サイク
ルから再びデータを送り始めることができる。この時点
で、１サイクル遅れ仲裁問題が解消される。 データ
はＥ−ＢＵＳ ＦＡバス上には現れない。これはデー
タがメモリへ書き込まれるからである。従って、データ
はバス３６からメモリ制御装置４５へ直接供給され、Ｍ
ＵＸ４１ａ及び状態装置４２を通してＥ−ＢＵＳ Ｆ
Ａバス２１−２４上へは出力されない。
【００４９】本発明は、本発明の範囲から逸脱すること
なく多くの変更が可能であることから以上の説明に使用
した用語及び表現は本発明を限定する目的からではなく
、図示し説明した機能、またはその一部に等価のものを
排除する意図を持たないことを理解されたい。
なく多くの変更が可能であることから以上の説明に使用
した用語及び表現は本発明を限定する目的からではなく
、図示し説明した機能、またはその一部に等価のものを
排除する意図を持たないことを理解されたい。
【図１】本発明の高速バスシステムを含む装置の概要ブ
ロック線図。
ロック線図。
【図２】ＯＲゲートを使用した本発明の第１の実施例の
簡易ブロック線図。
簡易ブロック線図。
【図３】マルチプレクサを使用した本発明の第２の実施
例の簡易ブロック線図。
例の簡易ブロック線図。
【図４】図３に示す中央装置の一部のより詳細なブロッ
ク線図。
ク線図。
【図５】図４に示すスケジューリング論理要素のより詳
細なブロック線図。
細なブロック線図。
【図６】図４に示す資源検査論理要素のより詳細なブロ
ック線図。
ック線図。
【図７】読み出し命令タイミングのためのタイミング図
。
。
【図８】スヌーピーヒットに対するスヌーピー再充填命
令のためのタイミング図。
令のためのタイミング図。
【図９】交換命令タイミングのためのタイミング図。
１１、１２、１３、１４ ＣＰＵ
１５ 中央装置
１７、１８、１９、２０ Ｅ−ＢＵＳ ＴＡバス２
１、２２、２３、２４ Ｅ−ＢＵＳ ＦＡバス２５
Ｉ／Ｏバスアダプタ ２９ 制御コンソール ３１ 共用メモリ ３３ Ａ−ＢＵＳ ＦＡバス ３５ Ａ−ＢＵＳ ＴＡバス ３６、３９、６１、６３、８５ バス３７、４１、９
１、４３１ ＯＲゲート３７ａ、４１ａ、５９、９５
、４０３、４０７ マルチプレクサ ４２、５３、６７ａ、６７ｂ、４０９、４１１ 状態
装置 ４３ ドライバ ４５ メモリ制御装置 ４９ ポート論理要素 ５０ 論理要素 ５１ 仲裁論理要素 ５５ バッファ ５７ 有効性論理要素 ６５ ポート選択論理要素 ６６ スケジューリング論理要素 ６７ 資源検査論理要素 ６９ メモリマップ装置（ＭＭＡＰ）７１ ロック
論理要素（ＬＯＣＫ） ７３ 入力／出力装置（ＣＰＩＯ） ７５ 割り込み要求装置（ＩＲＥＱ／ＳＮＩＴ）７７
メモリ制御装置（ＭＥＭＣ／ＤＢＥＤ）７９ メ
モリ書き込みデータ経路装置（ＭＷＤＰ）８１ メモ
リ読み出しデータ経路装置（ＭＲＤＰ）８９、４０１
優先順位エンコーダ ９３ ポート選択発生器 ９９ バレルシフタ ４０５ 左シフト１論理要素 ４２７ 命令及び資源検査論理要素 ４２９ シフトレジスタ ４３５ 命令デコーダ
１、２２、２３、２４ Ｅ−ＢＵＳ ＦＡバス２５
Ｉ／Ｏバスアダプタ ２９ 制御コンソール ３１ 共用メモリ ３３ Ａ−ＢＵＳ ＦＡバス ３５ Ａ−ＢＵＳ ＴＡバス ３６、３９、６１、６３、８５ バス３７、４１、９
１、４３１ ＯＲゲート３７ａ、４１ａ、５９、９５
、４０３、４０７ マルチプレクサ ４２、５３、６７ａ、６７ｂ、４０９、４１１ 状態
装置 ４３ ドライバ ４５ メモリ制御装置 ４９ ポート論理要素 ５０ 論理要素 ５１ 仲裁論理要素 ５５ バッファ ５７ 有効性論理要素 ６５ ポート選択論理要素 ６６ スケジューリング論理要素 ６７ 資源検査論理要素 ６９ メモリマップ装置（ＭＭＡＰ）７１ ロック
論理要素（ＬＯＣＫ） ７３ 入力／出力装置（ＣＰＩＯ） ７５ 割り込み要求装置（ＩＲＥＱ／ＳＮＩＴ）７７
メモリ制御装置（ＭＥＭＣ／ＤＢＥＤ）７９ メ
モリ書き込みデータ経路装置（ＭＷＤＰ）８１ メモ
リ読み出しデータ経路装置（ＭＲＤＰ）８９、４０１
優先順位エンコーダ ９３ ポート選択発生器 ９９ バレルシフタ ４０５ 左シフト１論理要素 ４２７ 命令及び資源検査論理要素 ４２９ シフトレジスタ ４３５ 命令デコーダ
Claims (36)
- 【請求項１】 （ａ）複数のバス要素と、（ｂ）複数
のバス入力と１つの出力とを有し、少なくとも１つの入
力を出力へ結合する中央装置と、（ｃ）バス要素を中央
装置のバス入力へ結合する第１の複数の単方向二地点間
バスと、（ｄ）中央装置の出力を各バス要素へ結合する
第２の複数の単方向二地点間バスと、（ｅ）中央装置を
通して一時に１つのバス要素がアクセスすることを承認
する仲裁論理要素とを具備することを特徴とするバス装
置。 - 【請求項２】 中央装置の出力に配置されている状態
装置をも含む請求項１に記載の装置。 - 【請求項３】 中央装置が少なくとも１つのＯＲゲー
トを備え、対応付けられた第１のバスへのバス要素のア
クセスを仲裁論理要素が承認するようになっている請求
項２に記載の装置。 - 【請求項４】 中央装置がマルチプレクサを含む請求
項２に記載の装置。 - 【請求項５】 中央装置への各入力に状態装置をも含
み、これらの状態装置が仲裁論理要素にも接続されてい
る請求項４に記載の装置。 - 【請求項６】 仲裁論理装置が中央装置の一部分であ
る請求項５に記載の装置。 - 【請求項７】 仲裁論理装置がスケジューリング論理
要素及び仲裁論理要素を含む請求項６に記載の装置。 - 【請求項８】 バス要素が複数の中央処理装置及び共
用メモリを含む請求項１に記載の装置。 - 【請求項９】 共用メモリが複数のメモリモジュール
をも備え、メモリへの結合のために単一の第１のバス及
び単一の第２のバスが設けられている請求項８に記載の
装置。 - 【請求項１０】 中央装置がＯＲ論理要素をも含み、
対応付けられた第１のバスへのバス要素のアクセスを仲
裁論理要素が承認するようになっている請求項８に記載
の装置。 - 【請求項１１】 ＯＲ論理要素が、複数の中央処理装
置からの第１のバスを入力とし、出力が共用メモリのた
めの第２のバスに結合されている第１のＯＲゲートと、
第１のＯＲゲートの出力を第１の入力とし、共用メ
モリからの第１のバスを第２の入力とし、出力が中央処
理装置への第２のバスに結合されている第２のＯＲゲー
トとを備えている請求項１０に記載の装置。 - 【請求項１２】 第２のＯＲゲートの出力に結合され
ている状態装置をも含み、この状態装置の出力が中央処
理装置へ向かう第２のバスに接続されている請求項１１
に記載の装置。 - 【請求項１３】 状態装置の出力と、中央処理装置へ
向かう第２のバスとの間に少なくとも１つのドライバを
も含む請求項１２に記載の装置。 - 【請求項１４】 中央装置内に、マルチプレクサ回路
と、これらのマルチプレクサ回路を制御するための仲裁
論理要素とを含む請求項８に記載の装置。 - 【請求項１５】 マルチプレクサ回路が、各中央処理
装置からの第１のバスを入力とし、中央装置から共用メ
モリへ向かう第２のバスへ出力を供給する第１のマルチ
プレクサと、第１のマルチプレクサの出力を第１の入力
とし、共用メモリから中央装置へ向かう第１のバスを第
２の入力とし、中央処理装置へ向かう第２のバスの各々
に出力が接続されている第２のマルチプレクサとを備え
ている請求項１４に記載の装置。 - 【請求項１６】 第２のマルチプレクサの出力に結合
されている第１の状態装置をも含み、この第１の状態装
置の出力が中央処理装置へ向かう第２のバスに接続され
ている請求項１５に記載の装置。 - 【請求項１７】 第１の状態装置の出力と、中央処理
装置へ向かう第２のバスとの間に少なくとも１つのドラ
イバをも含む請求項１６に記載の装置。 - 【請求項１８】 中央装置がメモリ制御装置をも含み
、このメモリ制御装置はメモリからの第１のバスを入力
とし、出力はメモリへの第２のバスであり、第１のバス
を第２のマルチプレクサへ接続し、そして第１のマルチ
プレクサの出力を第２のバスへ接続するようになってい
る請求項１７に記載の装置。 - 【請求項１９】 第１のバスの各々を中央処理装置か
ら第１のマルチプレクサへ接続するポート論理要素をも
含む請求項１８に記載の装置。 - 【請求項２０】 ポート論理要素が、入力状態装置と
、複数の位置を有し、入力状態装置の出力を入力とする
バッファと、 バッファ位置の出力と入力状態装置の
出力とを入力とするポートマルチプレクサと、状態装置
の出力を入力とし、ポートがバス装置へアクセスするの
を承認する仲裁論理要素からの制御入力を有し、出力を
ポートマルチプレクサへ供給する有効性論理要素とを第
１のバスの１つに結合されている各入力ポート毎に含む
請求項１９に記載の装置。 - 【請求項２１】 仲裁論理要素が、仲裁論理装置とス
ケジューリング論理要素とを含む請求項２０に記載の装
置。 - 【請求項２２】 各中央処理装置毎のポート論理要素
のポートマルチプレクサの出力が第１のマルチプレクサ
の入力に接続され、ポート選択論理要素がポートマルチ
プレクサの出力と仲裁論理装置からの入力とに応答し、
第１のマルチプレクサの入力の１つをその出力に選択的
に結合せしめるように第１のマルチプレクサを制御する
論理要素を備えている請求項２１に記載の装置。 - 【請求項２３】 スケジューリング論理要素が、入力
ポートのアクセスをラウンドロビン方式で承認する論理
要素を含む請求項２２に記載の装置。 - 【請求項２４】 ポート選択論理要素が、バレルシフ
タと、バレルシフタの出力を入力とする第１の優先順位
エンコーダと、 第１の優先順位エンコーダの出力を
第１の入力とし、第１のマルチプレクサを制御するよう
に結合されている出力を有するスケジュールポートＩＤ
マルチプレクサと、第１の優先順位エンコーダの出力を
入力とし、１だけ左へシフトした出力を供給する左シフ
ト１論理要素と、この左シフト１論理要素の出力を第１
の入力とする次のポートマルチプレクサと、次のポート
マルチプレクサの出力を入力とし、出力が次のポートマ
ルチプレクサの第２の入力へ及びバレルシフタの制御入
力へフィードバックされている第２の状態装置と、スケ
ジュールポートＩＤマルチプレクサの出力を入力とし、
出力がスケジュールポートＩＤマルチプレクサの第２の
入力にフィードバックされている第３の状態装置と、優
先順位エンコーダの入力と第３の状態装置からのフィー
ドバック入力との間でスケジュールポートＩＤマルチプ
レクサを切り替えるように制御するポート選択論理要素
とを備えている請求項２３に記載の装置。 - 【請求項２５】 第１のバスの各々がそのバス上の伝
送の始まりと終わりとを表す少なくとも１つのＦＣ線を
含み、ポート選択論理要素がこの制御線に応答してスケ
ジュールポートＩＤマルチプレクサを次のポートに切り
替える請求項２４に記載の装置。 - 【請求項２６】 ポート選択論理要素が、各ポートか
らのＦＣ線を入力とし、第３の状態装置の出力によって
制御される古ＦＣマルチプレクサと、古ＦＣマルチプレ
クサの出力を第１の入力とし、仲裁論理要素からのスケ
ジューラ承認入力を第２の入力とするポート選択発生器
とを含む請求項２５に記載の装置。 - 【請求項２７】 少なくとも若干の中央処理装置がキ
ャッシュメモリを含み、別の中央処理装置によって発行
された読み出し命令内のアドレスがそのキャッシュメモ
リ内に含まれていることを示す“スヌーピーヒット線”
を第１のバスの各々が含み、ポートスケジューリング論
理要素がさらに、 “スヌーピーヒット線”を入力と
する第２の優先順位エンコーダと、 “スヌーピーヒ
ット線”を入力とし、出力をポート選択発生器へ供給す
るＯＲゲートと、をも備え、ポート選択発生器は“スヌ
ーピーヒット信号”が発生し得る期間を示す“スヌーピ
ーヒットシャドウ信号”をも入力とし、スケジュールポ
ートＩＤマルチプレクサへの第３の入力である第２の優
先順位エンコーダの出力は“スヌーピーヒット”が発生
した“スヌーピーポート”を指定し、ポート選択発生器
は“スヌーピーヒットシャドウ”期間中に“スヌーピー
ヒット信号”を受信するとそれに応答して優先順位エン
コーダの出力が指定した“スヌーピーポート”をアクセ
ス承認ポートとして選択する請求項２６に記載の装置。 - 【請求項２８】 共用メモリ内のモジュールのステー
タスを示すメモリマップステータス装置を含む少なくと
も１つの資源ステータス装置をも備え、仲裁論理要素は
、資源ステータス装置からの出力、第１のマルチプレク
サの出力、及びメモリ制御装置の出力を入力とする資源
検査論理要素を含み、資源検査論理要素はこれらの入力
に応答してスケジューリング論理要素内のポート論理要
素とポート選択論理要素とに出力を供給し、また第２の
マルチプレクサにも出力を供給して資源を選択させ、こ
れらの資源が第１のマルチプレクサの出力に現れる中央
処理装置の１つからのデータと、共用メモリモジュール
からのメモリデータとを含む請求項２７に記載の装置。 - 【請求項２９】 資源検査論理要素が、第１のマルチ
プレクサからの出力を入力として受ける命令デコーダと
、 命令デコーダの出力を入力の１つとし、共用メモ
リのモジュールのステータスを示す装置の出力を別の入
力とする命令及び資源検査モジュールと、 “スヌー
ピーヒットシャドウ”を生成するタイミング回路とを含
む請求項２８に記載の装置。 - 【請求項３０】 複数の中央処理装置と、共用メモリ
と、少なくとも中央処理装置とメモリとの合計数と同数
の複数の入力を受け、これらの入力の少なくとも１つを
出力に結合する組み合わせ論理要素と、どの入力を出力
に供給するかを制御する仲裁論理要素と、メモリ入力を
組み合わせ論理要素に供給し、また組み合わせ論理要素
からメモリ出力を受けるメモリ制御装置とを含む中央装
置と、各々が各中央処理装置を組み合わせ論理要素の１
つの入力に結合する複数の第１の単方向二地点間バスと
、メモリをメモリ制御装置に結合する第１の単方向メモ
リバスと、 組み合わせ論理要素の出力を中央処理装
置に結合する複数の第２の単方向二地点間バスと、メモ
リの出力をメモリ制御装置に結合する第２の単方向メモ
リバスとを具備することを特徴とする装置。 - 【請求項３１】 組み合わせ論理要素が、中央処理装
置からの第１のバスを入力とし、出力をメモリ制御装置
へ供給する第１段の組み合わせ論理要素と、第１段の組
み合わせ論理要素の出力とメモリ制御装置の出力とを入
力とし、複数の中央処理装置に結合されている第２のバ
スに出力を供給する第２段の組み合わせ論理要素との２
段の組み合わせ論理要素を備えている請求項３０に記載
の装置。 - 【請求項３２】 第１段の組み合わせ論理要素が第１
のマルチプレクサを備え、第２段の組み合わせ論理要素
が第２のマルチプレクサを備え、仲裁論理要素がこれら
のマルチプレクサを制御する論理要素を備えている請求
項３１に記載の装置。 - 【請求項３３】 複数のバス要素が結合される高速バ
スを実現する方法であって、（ａ）バス要素から中央装
置へ向かう方向を有する分離した第１の単方向バスによ
って各バス要素を中央装置に結合する段階と、 （ｂ
）中央装置への第１のバス入力の１つを出力として選択
する段階と、 （ｃ）中央装置からバス要素へ向かう
方向を有する第２の単方向バスによって上記出力を各バ
ス要素に結合する段階とを具備することを特徴とする方
法。 - 【請求項３４】 バス要素が、複数の中央処理装置と
共用メモリとを含む請求項３３に記載の方法。 - 【請求項３５】 選択段階が、中央処理装置からの第
１のバス上の入力と、メモリからのバス上の入力の何れ
かを選択することをも含む請求項３４に記載の方法。 - 【請求項３６】 中央処理装置がメモリへのアクセス
を要求する命令を出力し、各命令にはアドレス、データ
及び付加命令の全てもしくは何れかが後続し、さらに、
３語までの出力を中央装置の中央処理装置によって記憶
する段階と、 記憶した命令を出力に供給し、爾後の
サイクルに中央装置に記憶した付加語を出力上に供給す
ることによって中央処理装置入力の１つに対するアクセ
ス承認を含む中央装置の出力バスへのアクセスを仲裁す
る段階と、 記憶した全ての語が次のサイクル及び爾
後のサイクルに出力上に供給された後は、中央処理装置
からのどの入力語も直接出力上に供給させる段階をも含
み、複数の語を中央装置内に記憶することによって、一
旦中央処理装置がバスへのアクセスを承認されると、不
動作時間を生ずることなくデータの連続した流れが得ら
れる請求項３６に記載の装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US54654790A | 1990-06-29 | 1990-06-29 | |
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Publications (1)
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|---|---|
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| JP (1) | JPH04280347A (ja) |
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- 1991-05-16 CA CA 2042711 patent/CA2042711A1/en not_active Abandoned
- 1991-06-11 JP JP13918791A patent/JPH04280347A/ja active Pending
- 1991-06-28 EP EP19910110755 patent/EP0464708B1/en not_active Expired - Lifetime
- 1991-06-28 DE DE1991629566 patent/DE69129566T2/de not_active Expired - Fee Related
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| CA2042711A1 (en) | 1991-12-30 |
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