JP4439455B2

JP4439455B2 - ビット操作方法、プロセッサ、システム、コンピュータ処理システム、コンピュータのネットワーク

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Application number: JP2005291363A
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Inventors: 英次岩田
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Current assignee: Sony Interactive Entertainment Inc
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Description

本発明は、ビット操作、具体的にはビットストリーム中のデータを操作する技術に関する。

ビット操作はメモリ中のビット列に対して変更または操作をするプロセスであり、通常、ビット列のクリア、ビット列の検査、ビット列の比較、ビット列の反転、ビット列へのビットの挿入およびビット列からのビットの取り出しなどの処理を含む。初期のマイクロプロセッサの時代から、データビットの操作には、主にＡＮＤ、ＯＲ、ＥＯＲ、ＮＯＴ、ＴＥＳＴ、ＳＨＩＦＴおよびＲＯＴＡＴＥなどの命令が用いられてきた。

従来のシステムでは、汎用コンピュータは、可能な処理リソースの相当大きな部分を、エンコードおよびデコードアルゴリズムにおける可変長のビットストリームの取り扱いに費やすことがある。コンピュータは可変長のビットストリームをメモリ（このメモリはビットストリームバッファとして機能する）からレジスタへ直接ロードし、その後、データに対して、ビットの削除、ビットの移動（ｇｅｔ）、およびビットのコピー（ｓｈｏｗ）等のさまざまな処理を行う。レジスタのサイズによって、レジスタとメモリ間の対話は、多数のオペレーションを必要とする場合がある。ここで、機能を理解しやすいようにするために機能名のみを用いるが、例えば、従来の３２ビットレジスタを用いて、対象となるビット列を適切な配置でレジスタに配置する「ｓｈｏｗ＿ｂｉｔｓ」という機能を実行するとき、対象となるデータが３２ビット以下、かつメモリ中の３２−ｂｉｔ境界を跨らない場合には、多数のオペレーション（例えば８つのオペレーション）が必要である。さらに、対象となるデータが３２−ｂｉｔ境界を跨がる場合には、より多くのオペレーション（例えば１３つのオペレーション）が必要となる。もちろん、命令の数およびビット境界は、プロセッサの命令セットのアーキテクチャに応じて変わりうる。

図１は、Ｎビットをコピーする（「Ｓｈｏｗ＿Ｂｉｔｓ（Ｎ）」）従来の方法の一例を示す。「Ｓｈｏｗ＿Ｂｉｔｓ（Ｎ）」に含まれる整数Ｎは、レジスタ中のビット数を示す。ビットストリームデータがシステムメモリのようなメモリ中にロードされており、Ｓｈｏｗ＿Ｂｉｔｓ（Ｎ）方法によって、ビットストリームの所定の数すなわちＮ個のビットをレジスタ中に配置またはロードする場合を例にする。各レジスタおよびメモリの位置は、３２ビットのアドレスで示される。また、Ｓｈｏｗ＿Ｂｉｔｓコマンドでは、リクエストされたＮビットがシステムメモリ中の３２−ｂｉｔ境界を跨る場合と跨らない場合との２つの状況を考慮しなければならない。実際のメモリ位置のビットサイズは可変であり、バーチャルにアドレス指定もできる。通常、レジスタとシステムメモリとの違いは、レジスタが特定の種類の情報を保持するために使用される特定のアドレスを有するメモリであることにある。ビットストリームポインタは、ビットストリームデータが格納される特定のメモリアドレスを指定する。ビットストリームデータは非同期に到着してもよく、異なる長さを有してもよい。

例えば、９５ビット目と６３ビット目が３２−ｂｉｔ境界にある（開始ビット位置が０ビット目とする）場合において、メモリ中の７０ビット目から７７ビット目までの位置にある１バイトをコピー（ｓｈｏｗ）したいとする。これはＮビットが３２−ｂｉｔ境界を跨らない例である。従来のＳｈｏｗ＿Ｂｉｔｓ方法では、このＮビットが３２−ｂｉｔ境界を跨らないと判定されると、ビットストリームポインタによってアドレス指定されたメモリ位置にある、このＮビットを含む内容が、３２ビットレジスタにロードされる。図中ＭはＮビットの末尾から次のメモリアドレス境界までのビット数を表す。７０ビット目から７７ビット目までの位置によって表されるメモリのバイトをコピー（ｓｈｏｗ）したい場合には、Ｎビットの末尾と次の境界との差、すなわちＮビットの末尾の７７ビット目から９５ビット目までのビット数であるＭは１８となる。次に、３２ビットレジスタの内容は、論理的に左にＭビット分シフトされる。これにより、レジスタの最上位ビットを含む部分が、コピー（ｓｈｏｗ）したいＮビットで占有される。本例において、Ｎは８である。そして、３２ビットレジスタのこの部分の内容を（３２−Ｎ）ビット分、ここでは２４ビット分、論理的に右にシフトする。これによりビットストリームのうち該当するＮビット部分のみが右詰めに配置した状態で３２ビットレジスタ中に残り、他のすべてのビットストリームデータは３２ビットレジスタからシフトアウトされたことになる。このように、この従来のＳｈｏｗ＿Ｂｉｔｓ方法では、通常少なくとも８つのオペレーションが必要である。この８つのオペレーションは、３回の算術演算（Ｍ＋Ｎ、ビットストリームの最上位ビットのビット位置と３２−ｂｉｔ境界との距離、および（３２−Ｎ））、１回の比較（３２との比較）、２回のシフト、１回のロード、適切なＳｈｏｗ＿Ｂｉｔｓ（Ｎ）ルーチンへの１回の分岐処理（比較の結果に基づく）である。

図２は、ビットストリームデータのＮビットがメモリ中の３２−ｂｉｔ境界を跨る、および／または３２ビットより大きい場合の、従来のＳｈｏｗ＿Ｂｉｔｓ（Ｎ）方法の例を示す。１２７ビット目、９５ビット目と６３ビット目が３２−ｂｉｔ境界にある（開始ビット位置が０ビット目とする）場合において、メモリ中の９０ビット目から９７ビット目までの位置にある１バイトをコピー（ｓｈｏｗ）したいとする。これはＮビットが３２−ｂｉｔ境界を跨る例である。この場合において、対象となるＮビットは２つのメモリ位置を占有している。従来の方法は、まず、このＮビットを、２つの３２ビットレジスタにロードする。Ｎビットのうち、最上位ビットを含む部分が、論理的に左にＭビット分シフトされる。Ｍは、次のメモリ位置の３２−ｂｉｔ境界までのビット数である。ここでは、Ｍは３０であり、３２−ｂｉｔ境界すなわち１２７ビット目と、Ｎビット中の最上位ビット位置９７ビット目との差である。Ｎビットのうち、最下位を含む部分は、論理的に右に（６４−Ｍ−Ｎ）ビット分シフトされる。次に、Ｎビットの最上位ビットを含む部分が論理的に（３２−Ｎ）ビット分右にシフトされる。こうして２つのレジスタに対して、例えば論理ＯＲ演算等が実行されることによって、論理和が得られる。結果として、２つのレジスタのうちの一方のレジスタに、コピー（ｓｈｏｗ）したいビットが保持される。この処理は、少なくとも１３回のオペレーションを必要とする。この１３回のオペレーションは、５回の算術演算（（Ｍ＋Ｎ）、ビットストリームポインタのビット位置と３２−ｂｉｔ境界との差、（３２−Ｎ）、（６４−Ｍ）、および（（６４−Ｍ）−Ｎ））と、１回の論理ＯＲ演算、３２より大きい比較対象値との比較、３回のシフト、２回のロード、および比較の結果を得た後に適切なＳｈｏｗ＿Ｂｉｔｓ（Ｎ）ルーチンへの１回の分岐処理である。

図３は、ビットストリームからＮ個のデータビットを削除する（「Ｄｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）」ための従来の方法の例を示す。ビットストリームポインタがただ単にＮビット分前方へ移動される。ビットストリームポインタにＮを加えた値をビットストリームポインタに与えることによって、ビットストリームポインタを進める。これによって、このＮビットはアドレス指定されることがもう無い。ビットを削除するには、１回の算術演算、すなわち（ビットストリームポインタ＋Ｎ）だけが必要である。

図４は、メモリからビット列を移動（ｇｅｔ）する（「Ｇｅｔ＿Ｂｉｔｓ（Ｎ）」）従来の方法の例を示す。これは、従来のＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）と従来のＳｈｏｗ＿Ｂｉｔｓ（Ｎ）とを組み合わせた方法である。この方法により、Ｎビットは３２ビットレジスタ中で右詰めに配置され、ビットストリームポインタは次のＮアドレスまで進められる。この操作は、Ｓｈｏｗ＿Ｂｉｔｓ（Ｎ）が必要とするオペレーション数によって、少なくとも９回または１４回のオペレーション演算を必要とする。

図５は、システムメモリのようなメモリの中にＮビットを配置またはストアする「Ｐｕｔ＿Ｂｉｔｓ（Ｎ）」）の従来の方法の例を示す。まず、メモリの中に配置するＮビット部分がメモリの３２−ｂｉｔ境界を跨るか否かの判断をしなければならない。図５は、Ｎビットをメモリ中のビットストリームポインタが指す位置に配置したい場合を示す。図示のように、３２−ｂｉｔ境界の終わりから、ビットストリームポインタによってアドレス指定された、Ｎビットをストアしようとするメモリ位置の始めまで、Ｍビットが存在する。ＭビットとＮビットとの和が３２以下である場合には、この３２−ｂｉｔ境界を最先頭とするこのＭビットの内容は３２ビットレジスタにロードされ、そして、３２ビットレジスタにおいて、論理的に右に（３２−Ｍ）ビット分シフトされる。その結果、このＭビットは右詰に配置される。次に、このＭビットが論理的に（３２−Ｍ）ビット分左にシフトされ、左詰めに配置される。その後、メモリにストアする対象となるＮビットが右詰めに配置された３２ビットレジスタから、このＮビットが取り出される。その際、Ｎビットを含むレジスタにおいて、Ｎビットは論理的に（３２−Ｍ−Ｎ）ビット分左にシフトされる。そして、たとえば論理０Ｒ演算などによって２つの３２ビットレジスタの論理和が得られる。Ｎビットを含む演算結果がメモリにストアされる。この方法は少なくとも１２のオペレーションを必要とする。この１２のオペレーションは、４回の算術演算（（Ｍ＋Ｎ）、３２−ｂｉｔ境界とビットストリームポインタとのビットの差など）、１回の比較、１回の論理ＯＲ演算、３回のシフト、１回のロード、１回のストア、および適切なＰｕｔ＿Ｂｉｔｓルーチンへの１回の分岐処理である。

図６は、Ｎビット部分がメモリ上の３２−ｂｉｔ境界を跨る場合のＰｕｔ＿Ｂｉｔ（Ｎ）の従来の方法の例を示す。３２−ｂｉｔ境界からビットストリームポインタまでのＭビットが、３２−ｂｉｔ境界を跨るＮビットの内容とともに、３２ビットレジスタにロードされる。このＭビットを含む３２ビットレジスタにおいて、Ｍビットは論理的に（３２−Ｍ）ビット分右にシフトされる。次に、Ｎビットを含むレジスタにおいて、このＮビットは論理的に（３２−Ｍ）ビット分左にシフトされる。これによりＭビットは左詰めに配置され、レジスタの他のビット位置には０が配置される。メモリにストアする対象となるＮビットを含むレジスタにおいて、このＮビットは論理的に（６４−Ｍ−Ｎ）ビット分右にシフトされる。ただし、このシフトは、別のレジスタに、３２−ｂｉｔ境界を越えるオーバフローをロードすることを伴う。Ｎビットを含むレジスタにおいて、このＮビットは、再度、論理的に（Ｍ＋Ｎ−３２）ビット分右にシフトされる。シフトされたオーバフローを保持するレジスタと、左詰めにＭビットを保持するレジスタと、元々Ｎビットを保持したレジスタとの内容は論理ＯＲ演算などが行われ、論理和が得られる。この結果はメモリにストアされる。これにより、Ｎビットは、メモリの中において、Ｍビットの次のメモリ位置を示すビットストリームポインタを開始位置にしてストアされる。この方法は、少なくとも１７のオペレーションを必要とする。この１７のオペレーションは、６回の算術演算（ビットストリームポインタの位置と３２−ｂｉｔ境界との差、（３２−Ｍ）、（６４−Ｍ）、（（６４−Ｍ）−Ｎ）、（Ｍ＋Ｎ）、および（（Ｍ＋Ｎ）−３２）等）、１回の３２より大きい比較対象値との比較、１回の論理ＯＲ演算、３回のシフト、３回のロード、２回のストア、適切なＰｕｔ＿Ｂｉｔｓ（Ｎ）ルーチンへの１回の分岐処理である。

このように、従来では、ビット操作は多数のオペレーションを必要とする。

本発明は、上記事情に鑑みてなされ、その目的は、ビット操作において、オペレーションの回数を減らし、効率の良いビット操作技術を提供することにある。

本発明にかかるひとつの態様は、所定のアドレスビット長を有するメモリにストアされたビットストリーム中のデータに対してビット操作を行う方法に関する。この方法は、ビットストリーム中のデータを、メモリから、メモリのアドレスビット長より長いビット長をもつバッファへ転送するステップと、ビットストリームデータがバッファにストアされている間に、ビットストリームデータを操作するステップとを含む。

ビットストリームデータを操作するステップは、レジスタにコピー（ｓｈｏｗ）される対象であるビット列を所定の配置で配置するステップを含むことが好ましい。このステップには、バッファのビット長と、対象であるビット列のビット数との差に等しいビット数の分、バッファにストアされたビットストリームデータを論理的に右にシフトするステップが含まれてもよい。

また、ビットストリームデータを操作するステップには、移動（ｇｅｔ）の対象であるビット列を、所定の配置でバッファに配置するステップが含まれてもよい。たとえば、レジスタのビット長と、移動（ｇｅｔ）の対象であるビット列のビット数との和よりも、バッファ中の有効ビットの数が多い場合において、バッファにストアされたビットストリームデータを、バッファのビット長から、移動（ｇｅｔ）の対象であるビット列のビット数を引いて得たビット長さの分、論理的に右にシフトするとともに、ビットストリームポインタを、移動（ｇｅｔ）の対象であるビット列のビット数を含むアドレスを超える新しいアドレスに論理的にシフトする。

また、たとえば、ビットストリーム中の有効ビットの数が、レジスタのアドレスビット長と、移動（ｇｅｔ）の対象であるビット列のビット数との和（以下である）場合においては下記のようにしてもよい。すわわち、移動（ｇｅｔ）の対象であるビット列を含むメモリの内容を、それぞれのビット長がメモリのアドレスビット長よりも長いバッファおよびレジスタにロードする。そして、バッファにストアされたデータを、バッファの境界と、ビットストリームポインタが示すアドレスの最上位ビットとの間のビット数であるＭビット分、論理的に左にシフトするとともに、バッファのビット長とＭとの差の分、レジスタにロードされた内容を論理的に右にシフトする。次に、バッファとレジスタの内容に対して論理和演算を行って、論理和演算の結果をバッファにストアする。さらに、バッファのビット容量から、移動（ｇｅｔ）の対象であるビット列のビット数を引いた得た分、バッファにストアされた内容を論理的に右にシフトするとともに、ビットストリームポインタを、移動（ｇｅｔ）の対象であるビット列のビット数を保持するアドレスを超える新しいアドレスに論理的にシフトする。

また、ビットストリームデータをバッファにストアする前に、このビットストリームデータをレジスタに移動（ｐｕｔ）するようにしてもよい。たとえば、バッファ中の無効ビットの数が、バッファに移動（ｐｕｔ）しようとするビット列のビット数より多いとき、バッファ中に移動（ｐｕｔ）するビット列をまずレジスタにストアする。そして、バッファ中の無効ビットの数から、バッファの中に移動（ｐｕｔ）するビット列のビット数を引いて得たビットの長さの分、レジスタにストアされたデータを論理的に左にシフトする。最後にバッファとレジスタとの論理和演算を行って、その結果をバッファにストアする。

一方、バッファ中の無効ビットの数が、バッファに移動（ｐｕｔ）しようとするビット列のビット数以下であるときには、バッファに移動（ｐｕｔ）しようとするビット列の第１の部分を第１のレジスタにストアするとともに、バッファに移動（ｐｕｔ）しようとするビット列のビット数から、バッファ中の無効ビットの数を引いて得たビットの長さの分、第１のレジスタにストアされたデータを論理的に右にシフトする。そして、第１のレジスタとバッファの内容の論理和演算をし、その結果をメモリにストアする。また、バッファに移動（ｐｕｔ）しようとするビット列の第２の部分を第２のレジスタにストアするとともに、バッファのビット長と、バッファに移動（ｐｕｔ）しようとするビット列のビット数との差に、バッファ中の無効ビットの数を足して得たビット長さの分、第２のレジスタにストアされたデータを論理的に左にシフトする。最後に、第２のレジスタの内容をバッファにストアする。

本発明の他の態様では、ビットストリームデータを操作するステップには、バッファからビットを削除することが含まれてもよい。たとえば、ビットストリーム中の有効ビットの数が、レジスタのアドレスビット長と、削除しようとするビットの数との和より多い場合において、削除しようとするビットの数の分、バッファにストアされたデータを論理的に左にシフトする。また、ビットストリーム中の有効ビットの数が、レジスタアドレスのビット長と、削除しようとするビットの数との和以下である場合においては、メモリ中の、削除しようとするビットを含む内容を、それぞれのビット長がメモリアドレスのビット長より長い第１のレジスタおよび第２のレジスタにロードする。そして、バッファの境界と、ビットストリームポインタが示すアドレスの最上位ビットとの差のビット数であるＭビットの分、第１のレジスタにロードされたデータを論理的に左にシフトするとともに、バッファのビット容量とＭとの差の分、第２のレジスタにロードされたデータを論理的に右にシフトする。最後に、第１のレジスタと第２のレジスタの内容に対して論理和演算を行って、その結果をバッファにストアする。

本発明の別の態様は、所定のアドレスビット長を有するメモリにストアされたビットストリーム中のデータに対してビット操作を行うプロセッサに関する。このプロセッサは、ビットストリーム中のデータを、メモリから、メモリのアドレスビット長よりも長いビット長を有するバッファへ転送するとともに、ビットストリームデータがバッファにストアされている間にビットストリームデータを操作するようにプログラミングされている。

ビットストリームデータに対する操作は、レジスタにコピー（ｓｈｏｗ）される対象であるビット列を所定の配置で配置することを含むことができる。また、プロセッサは、移動（ｇｅｔ）の対象であるビット列を、所定の配置でバッファに配置するようにしてもよい。さらに、プロセッサは、ビットストリームデータをバッファに移動（ｐｕｔ）する前に、ビットストリームデータをレジスタにストアするようにしてもよい。プロセッサは、バッファからビット列を削除することもできる。

本発明の別の態様は、所定のアドレスビット長を有するメモリにストアされたビットストリーム中のデータに対するビット操作をプロセッサに実行せしめる命令を格納した記憶媒体に関する。これらの命令は、ビットストリーム中のデータをメモリから、メモリのアドレスビット長よりも長いビット長を有するバッファへ転送するとともに、ビットストリームデータがバッファにストアされている間にビットストリームデータを操作する処理をプロセッサに実行せしめる。

本発明のさらなる別の態様は、ビットストリームデータに対するビット操作を行うシステムに関する。このシステムは、所定のアドレスビット長を有し、データをビットストリーム中ストアするメモリと、メモリのアドレスビット長より長いビット長を有するバッファを含むプロセッサとを備える。プロセッサは、ビットストリーム中のデータを、メモリから、メモリのアドレスビット長より長いビット長を有するバッファへ転送するとともに、ビットストリームデータがバッファにストアされている間にビットストリームデータを操作するようにプログラミングされている。メモリとプロセッサは、単一なチップ上に集積されてもよいし、別個に設けられてもよい。

本発明の別の態様は、ビットストリームデータに対するビット操作を行コンピュータ処理システムを提供する。このコンピュータ処理システムは、ユーザ入力デバイスと、表示装置を接続するためのディスプレイインターフェースと、所定のアドレスビット長を有し、ビットストリームの形でデータをストアするメモリと、１つ以上の処理エレメントを有するプロセッサとを含む。少なくとも１つの処理エレメントは、メモリのアドレスビット長より長いビット長を有するバッファを備え、プロセッサは、ビットストリーム中のデータを、メモリから、メモリのアドレスビット長より長いビット長を有するバッファへ転送するとともに、ビットストリームデータがバッファにストアされている間にビットストリームデータを操作するようにプログラミングされている。

本発明の別の態様は、ビットストリームデータに対するビット操作を行うコンピュータのネットワークに関する。このコンピュータのネットワークは、通信ネットワークを介して互いに接続された複数のコンピュータ処理システムを有する。各コンピュータは、ユーザ入力デバイスと、表示装置を接続するためのディスプレイインターフェースと、所定のアドレスビット長を有し、ビットストリームの形でデータをストアするメモリと、１つ以上の処理エレメントを含むプロセッサとを備える。少なくとも１つの処理エレメントは、メモリのアドレスビット長より長いビット長を有するバッファを備え、プロセッサは、ビットストリーム中のデータをメモリから、メモリのアドレスビット長より長いビット長を有するバッファへ転送するとともに、ビットストリームデータがバッファ中にストアされている間にビットストリームデータを操作するようにプログラミングされている。

上述したビット操作の各ステップを広い範囲の処理システムで実行することができる。たとえば、例えばマルチプロセッサシステムで実行してもよい。

なお、前述した構成要素の任意の組合せ、本発明の表現を装置、方法、システム、コンピュータプログラム、プログラムを記憶した記憶媒体などの間で変換したものもまた、本発明の態様として有効である。

本発明の態様によるビット操作技術は、可変長エンコードおよびデコードのためのビットストリーム処理技術を改善する。この技術は、データ処理中に行われるオペレーションの回数を減少するために開発された高速なビット操作スキームに関する。例えば、本発明の態様によれば、上述したＳｈｏｗ＿Ｂｉｔｓ（Ｎ）機能は、対象となるデータがメモリ境界を跨るか否かに関わらず、２回のオペレーションで実現することができる。

本発明は、１つの追加のレジスタを、ビットストリーム用のバッファとして実装する。まず、対象となるビットストリームがバッファレジスタにロードされ、ビットストリーム中の有効ビットの数（以下「ＲｅｓｔＢｉｔｓ」という）が後に使用するために記録される。バッファレジスタの長さはとくに上限が無く、３３ビット以上であることが好ましい。ビットストリームの処理は、要求された機能に応じて、バッファのみ、またはバッファと標準レジスタ両方が用いられる。ＲｅｓｔＢｉｔｓ値は、論理シフト等を実行する際に利用、更新される。本発明のアーキテクチャおよび原理は、上述したＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）機能、Ｇｅｔ＿Ｂｉｔｓ（Ｎ）機能、およびＰｕｔ＿Ｂｉｔｓ（Ｎ）機能等の他のビット操作機能にも適用できる。これら機能を本発明のビット操作技術で実行することによって、処理速度において大幅な改善を図ることができる。

もちろん、本明細書で参照する特定の機能名、例えばＧｅｔ＿Ｂｉｔｓ（Ｎ）、Ｐｕｔ＿Ｂｉｔｓ（Ｎ）、Ｄｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）等は、本発明の理解を容易にするためのものであり、周知の用語または産業用語である必要がない。本明細書においてこれらの用語を例として用いたが、本発明の適用できる機能は、これらの例の機能に限られることがない。

図７は、本発明の実施の形態にかかるＳｈｏｗ＿Ｂｉｔｓ（Ｎ）の方法を示す。初期化時において、対象となるビットストリームがメモリから、これらのビットストリームを保持するバッファとして機能するレジスタにロードされる。レジスタの再左端のビットが、ビットストリームポインタにより示されるメモリ位置の最左端ビットで占有される。このレジスタは、ビットストリームを反映するデータを保持するので、バッファとして指定することができる。バッファは３２ビットより長いデータを保持することが好ましく、図７の例ではこのバッファは６４ビットである。図７に示すＳｈｏｗ＿Ｂｉｔｓ（Ｎ）方法では、６４−ｂｉｔバッファへの６４ビットのデータのロードは、１回のレジスタロード動作を必要とする。本明細書で使用するＲｅｓｔＢｉｔｓは、バッファ中の有効ビットの数を意味する。例えば、６４−ｂｉｔバッファへのロードはＲｅｓｔＢｉｔｓの値を６４にする。その代わりに、３３−ｂｉｔバッファへのロードはＲｅｓｔＢｉｔｓの値を３３にする。

バッファにデータをロードした後、データのＮビットをコピー（ｓｈｏｗ）するために、バッファのビット数から、コピーするビット列のビット数すなわちＮを引いたビット数の分、ロードしたデータを論理的に右にシフトする。６４−ｂｉｔバッファからＮビットをコピー（ｓｈｏｗ）するには、（６４−Ｎ）ビット分、論理的に右にシフトする必要がある。その結果、図７に示すＳｈｏｗ＿Ｂｉｔｓ（Ｎ）は、１回の算術演算と１回のシフトの２回のオペレーションのみで実現される。この論理的右シフトの結果は、特にバッファとして指定されていない６４−ｂｉｔレジスタの中に示される。バッファとして指定しないのは、レジスタオペレーション後には技術的にもうビットストリームを反映しないためである。

図８は、ビットストリーム中の有効ビットの数、すなわちＲｅｓｔＢｉｔｓが、（３２＋Ｎ）ビットより多い場合において、本発明の態様によるＧｅｔ＿Ｂｉｔｓ（Ｎ）方法を示す。図８の例において、例としてバッファは６４−ｂｉｔバッファである。ビットストリーム中の対象となる部分の内容がバッファにロードされた後、このレジスタにおいて、レジスタの長さからＮビットを引いたビットの長さの分右にシフトされる。図示のように、６４−ｂｉｔバッファの場合、これによって、バッファの上記内容は（６４−Ｎ）ビット分、論理的に右にシフトされる。この論理右シフトの結果は、特にバッファとして指定されていない６４−ｂｉｔレジスタの中に示される。６４−ｂｉｔレジスタをバッファとして指定しないのは、レジスタオペレーション後に技術的にはもうビットストリームを反映しないためである。そしてビットストリームポインタは、Ｎビットを含むアドレスの前のアドレスに論理的にシフトされることによって、Ｎビットの前に進められる。ビットストリームポインタがＮビットの前に進められているので、６４−ｂｉｔレジスタは再びビットストリームを反映するようになるので、図８に示すバッファとして指定される。ＲｅｓｔＢｉｔｓの値は、バッファがもうＮビットを示していないことを反映するように更新される。結果として、ＲｅｓｔＢｉｔｓの値は（ＲｅｓｔＢｉｔｓ−Ｎ）に更新される。この方法が必要とするオペレーションの最少回数は７回である。この７回のオペレーションは、３回の算術演算（本例では（３２＋Ｎ）、（６４−Ｎ）、（ＲｅｓｔＢｉｔｓ−Ｎ））、１回の比較、２回のシフト（バッファのシフトとビットストリームポインタのシフト）、ＲｅｓｔＢｉｔｓが（３２＋Ｎ）より多いと確認された後に適切なＧｅｔ＿Ｂｉｔｓ（Ｎ）ルーチンへの１回の分岐処理である。

図９は、ＲｅｓｔＢｉｔｓが（３２＋Ｎ）以下である場合において、本発明の態様によるＧｅｔ＿Ｂｉｔｓ（Ｎ）方法を示す。メモリの該当する部分の内容は２つのレジスタにロードされる。図９の例では２つの６４−ｂｉｔレジスタを用いる。最上位ビット情報を保持するレジスタの下位半分は、Ｍビット分論理的に左にシフトされる。ここで、Ｍは、６４−ｂｉｔ境界からのビット数である。もう一方の６４−ｂｉｔレジスタは、レジスタのビット容量からＭビットを引いて得たビット数すなわち（６４−Ｍ）ビット分、論理的に右にシフトされる。そして、２つのレジスタの内容の論理和演算（論理ＯＲ等）が行われ、その結果はバッファにストアされる。バッファにストアされた内容は、レジスタのビット容量からＮを引いて得たビット数、図９の例では（６４−Ｎ）ビットの分、論理的に右にシフトされる。その後、ビットストリームポインタは、もうＮビットを示すないように、Ｎビット分論理的に左にシフトされる。ＲｅｓｔＢｉｔｓの値は、レジスタ中のビット数からＮを引いて得たビット数（図９の例では（６４−Ｎ）ビット）を反映するように更新される。

図１０は、バッファ中の無効ビット数がＮよりも多い場合において、本発明の態様によるＰｕｔ＿Ｂｉｔｓ（Ｎ）方法を示す。ここで、バッファ中の無効ビット数をＩ−Ｒｅｓｔｂｉｔｓという。開始時に空である６４−ｂｉｔｉバッファにストアしようとするＮビットは、６４−ｂｉｔレジスタにストアされている。レジスタにストアされたこのデータを、Ｉ−ＲｅｓｔｂｉｔｓからＮを引いて得たビット数の分、論理的に左にシフトする。このシフトの結果とバッファの論理和演算（論理ＯＲ等）が行われ、Ｎビットはバッファにストアされる。Ｉ−Ｒｅｓｔｂｉｔｓの値は（（Ｉ−Ｒｅｓｔｂｉｔｓ）−Ｎ）となる。このＰｕｔ＿Ｂｉｔｓ（Ｎ）方法は、５回のオペレーションを必要とする。この５回のオペレーションは、１回の算術演算、１回の論理演算、１回の比較、１回のシフト、Ｉ−ＲｅｓｔｂｉｔｓがＮより大きい判断結果ことに基づく適切なＰｕｔ＿Ｂｉｔｓ（Ｎ）ルーチンへの１回の分岐処理である。

図１１は、無効ビット数Ｉ−ＲｅｓｔｂｉｔｓがＮより小さい場合のＰｕｔ＿Ｂｉｔｓ（Ｎ）方法を示す。初期状態においてバッファは空である。３２ビットより大きなサイズを有するレジスタ例えば６４−ｂｉｔレジスタ中のＮビットは、（Ｎ−（Ｉ−Ｒｅｓｔｂｉｔｓ））分、論理的に右にシフトされる。シフトアウトされたデータは別の６４ビットレジスタ中に配置されるとともに、（６４−Ｎ＋（Ｉ−Ｒｅｓｔｂｉｔｓ））分、論理的に左にシフトされる。右シフトが行われたレジスタとバッファの内容は論理和演算（論理ＯＲ等）が行われる。本例では、バッファの有効ビット数は（６４−Ｒｅｓｔｂｉｔｓ）である。ＮがＩ−ＲｅｓｔＢｉｔｓより大きいので、Ｎビットは２つの部分に分けられ、以下の処理が行われる。まず、Ｎビットの左部分を、バッファ中の内容と結合するためにレジスタにストアする。次に、Ｎビットの右部分を、一時的に第２のレジスタにストアする。先のレジスタの値がバッファに置かれた後、バッファがフルとなるため、バッファの内容はメモリにストアされる。このオペレーションの後、第２のレジスタの内容はバッファにストアされ、ＲｅｓｔＢｉｔｓは再度初期化される。

図１２は、ＲｅｓｔＢｉｔｓが（３２＋Ｎ）より大きい場合のＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）方法を示す。ここではＲｅｓｔＢｉｔｓが常に３２より大きいと仮定する。バッファはＮビット分論理的に左にシフトされ、ビットストリームからＮビットの削除を反映する。これには５回のオペレーション、すなわち２回の算術演算と、１回のシフトと、１回の条件付けと、適切なビット削除ルーチンへの１回の分岐処理を必要とする。

図１３は、ＲｅｓｔＢｉｔｓが（３２＋Ｎ）より小さい場合のバッファレジスタを用いたＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）方法を示す。図１３は、６４−ｂｉｔレジスタを用いたＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）の例である。ビットストリームポインタは、メモリ中の内容の最後のビットが３２−ｂｉｔ境界からＭビット離れている位置のメモリのアドレスを示す。バッファから削除すべきＮビットを含むメモリの内容は、２つの６４−ｂｉｔレジスタにストアされる。ビットストリームポインタでアドレス指定されたメモリ位置に含まれるビットを含むレジスタは、Ｍビット分、論理的に左にシフトされる。もうひとつの６４−ｂｉｔレジスタは（６４−Ｍ）ビット分右にシフトされる。２つの６４−ｂｉｔレジスタの論理和演算（論理ＯＲ等）がバッファ中で行われる。ビットストリームポインタは、削除すべきＮビットを含まないアドレスまで進められる。このＤｅｌｅｔｅ＿Ｂｉｔｓ（Ｎ）方法では１２回の演算、すなわち４回の算術演算、１回の論理ＯＲ演算、１回の比較、３回のシフト、２回のロード、１回の分岐処理を必要とする。

本発明の各種態様によるビット操作手順は、さまざまな処理システム上で実行することができる。例えば、ビット操作はスタンドアロン型の処理システム上で実行できる。またマルチプロセッサシステム上でも実行できる。図１４において、本発明のビット操作の実行に使用できるマルチプロセッサシステムの一例を示す。

図１４はひとつの処理エレメントを示す。この処理エレメント２００は、Ｉ／Ｏインターフェース２０２と、処理ユニットＰＵ２０４と、ダイレクトメモリアクセスコントローラＤＭＡＣ２０６と、複数のサブ処理ユニットＳＰＵ２０８と、メモリインターフェース２１０とを含む。処理エレメント２００はＤＲＡＭ２１４と通信する。処理エレメント２００のより詳細な説明は、２００１年３月２２日に出願された米国特許出願第０９／８１６，００４号と米国特許出願第０９／８１６，０２０号を参照することができ、ここで省略する。

図１５は、サブ処理ユニットＳＰＵ２０８の一例を示す。各ＳＰＵ２０８は、ローカルメモリ２５０と、レジスタ２５２と、浮動小数点ユニット２５４と、整数ユニット２５６と、バスインターフェース２５８とを備える。本発明の各種態様に従うビット操作処理は、図１４の処理エレメント２００の異なる場所において実行でき、例えば処理ユニットＰＵ２０４においても実行できる。本発明のビット操作技術は、任意のサブ処理ユニットＳＰＵ２０８において実行できる。さらに、本発明のビット操作技術は複数のプロセッサを備えるシステムにも適用することができ、複数の処理エレメントを有するシステムにおけるひとつまたは複数の選択された処理エレメントにおいて実行できる。

図１６は、本発明の態様にしたがって、単独にまたはネットワーク環境中で使用可能な様々なコンピュータデバイスを示すコンピュータのネットワーク３００の概略図である。これらのコンピュータデバイスは、一般的なＰＣ（パーソナルコンピュータ）、ラップトップ、サーバ、ゲーム機、ＰＤＡなどで使用されるさまざまなユーザ入力デバイス、表示装置、メモリ、プロセッサなどを用いたコンピュータ型装置を含むことができる。例えば、図１６に示すコンピュータのネットワーク３００は、ＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（ワイドエリアネットワーク）、インターネット等の通信ネットワーク３７０を介して、有線、無線、有線と無線の組合わせなどによって接続された複数のコンピュータ処理システム３１０、３２０、３３０、３４０、３５０および３６０を備える。

各コンピュータ処理システムは、例えばキーボード３１１およびマウス３１２（並びにペン入力装置、ジョイスティック、ボタン、タッチスクリーン等の他の各種の公知の他のタイプの入力装置）を有する１つ以上のコンピュータデバイスと、ＣＲＴ、ＬＣＤ、プラズマスクリーンモニタ、ＴＶ、プロジェクタなどの表示装置３１４へ接続するためのディスプレイインターフェース３１３（コネクタ、ポート、カード等）とを備えることができる。各コンピュータはまた、望ましくは、このようなデバイスによく用いられ、コンピュータ処理システム中に配置される１つ以上のメモリや、１つ以上のプロセッサなどの通常の処理コンポーネントを含む。このようなコンピュータデバイスの中のメモリおよびプロセッサに対して、上述した本発明の各種態様によるビットストリーム中のデータのビット操作を実行することができる。メモリとしては、ビットストリームデータをストアするメモリ、ビットストリームデータから転送されたデータを受信するバッファメモリ、および本発明の態様の通り、ストア、転送、およびビットストリーム操作をプロセッサに実行させる命令を格納するメモリが含まれる。

このように、本発明によるビット操作技術は、多くの場合において、さまざまなビットストリームを処理する従来の方法よりも大幅な効率向上を図ることができる。レジスタが大サイズであるほど、処理は効率的になる。レジスタおよびビットストリームバッファは６４ビット以上であることが好ましく、１２８ビット以上であることがより好ましい。

以上、特定の実施形態を参照して本発明を説明したが、これら実施形態は本発明の主旨および応用を例示するものに過ぎない。上述した本発明のビット操作技術は、データの高速かつ反復的な操作が要求されるオーディオ／ビデオコーダ−デコーダ（ＣＯＤＥＣ）およびビデオゲーム等に特に適用することできる。したがって、上記の実施の形態の例に種々の変形を加えることが可能であり、本発明の主旨から逸脱しない限り、さまざまな他の構成を用いてもよい。

従来のビット操作機能の例を示す図である。ビットストリームデータのＮビットがメモリの３２−ｂｉｔ境界を跨る場合、および／または３２ビットより長いビット長さを有する場合における従来のビット操作機能の例を示す図である。ビットストリームからＮ個のデータビットを削除する従来のビット操作機能の例を示す図である。従来のビット操作機能の例を示す図である。メモリにＮビットをストアする従来のビット操作機能の例を示す図である。従来のビット操作機能の他の例を示す図である。本発明の一つの態様によるビット操作機能を示す図である。ビットストリーム中の有効ビット数が（３２＋Ｎ）より多い場合における、本発明の一つの態様によるビット操作機能を示す図である。ビットストリーム中の有効ビット数が（３２＋Ｎ）より少ない場合における、本発明の一つの態様によるビット操作機能を示す図である。バッファ中の無効ビット数がＮより多い場合における、本発明の一つの態様によるビット操作機能を示す図である。バッファ中の無効ビット数がＮより少ない場合における、本発明の一つの態様によるビット操作機能を示す図である。ビットストリーム中の有効ビット数が（３２＋Ｎ）より多い場合における、本発明の一つの態様によるビット操作機能を示す図である。「ＲｅｓｔＢｉｔｓ」が（３２＋Ｎ）より少ない場合の、本発明の一つの態様によるビット操作機能を示す図である。本発明の態様によるビット操作を実行することができる処理システムの例を示すブロック図である。本発明の態様によるビット操作を実行することができる処理システムの例を示すブロック図である。本発明の態様によるコンピュータのネットワークを示す概略図である。

符号の説明

１００処理エレメント、２０２Ｉ／Ｏインターフェース、２０４処理ユニットＰＵ、２０６ＤＭＡＣ、２０８サブ処理ユニットＳＰＵ、２１０メモリインターフェース、２１４ＤＲＡＭ、２５０ローカルメモリ、２５２レジスタ、２５４浮動小数点ユニット、２５６整数ユニット、２５８バスインターフェース、３００コンピュータのネットワーク、３１０コンピュータ処理システム、３１１キーボード、３１２マウス、３１３ディスプレイインターフェース、３１４表示装置、３２０コンピュータ処理システム、３３０コンピュータ処理システム、３４０コンピュータ処理システム、３５０コンピュータ処理システム、３６０コンピュータ処理システム、３７０通信ネットワーク。

Claims

メモリにストアされたビットストリーム中のデータに対してビット操作を行うビット操作方法であって、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、
を含み、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするビット操作方法。
前記第１操作ステップは、前記第１のビット操作として、前記ビットストリーム中の移動対象のビット列をその移動先となる所定のレジスタに移動すべきとき、前記ビットストリームデータの有効ビット列から前記移動対象のビット列を前記レジスタに転記するとともに、前記有効ビット列から前記移動対象のビット列を除外することを特徴とする請求項１に記載のビット操作方法。
前記ポインタ調整ステップは、前記ビットストリームデータの有効ビット列から前記移動対象のビット列が前記レジスタに転記されたとき、前記ビットストリーム中のデータから前記移動対象のビット列を除外するように、前記ビットストリームポインタが指し示す前記メモリ内の位置をシフトさせることを特徴とする請求項２に記載のビット操作方法。
前記判定ステップは、前記第１のビット操作の実行後、前記第２のビット操作として、前記ビットストリーム中の移動対象のビット列をその移動先となる所定のレジスタに移動すべきとき、前記ビットストリームデータの有効ビット列の長さが前記移動対象のビット列の長さに３２ビットを足した長さより大きいか否かを判定し、
前記第２操作ステップは、前記ビットストリームデータの有効ビット列の長さが前記移動対象のビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームの有効ビット列から前記移動対象のビット列を前記レジスタに転記するとともに、前記有効ビット列から前記移動対象のビット列を除外することを特徴とする請求項１から３のいずれかに記載のビット操作方法。
前記第１操作ステップは、前記第１のビット操作として、前記ビットストリーム中の削除対象のビット列を削除すべきとき、前記ビットストリームデータの有効ビット列から前記削除対象のビット列を除外することを特徴とする請求項１に記載のビット操作方法。
前記ポインタ調整ステップは、前記ビットストリームデータの有効ビット列から前記削除対象のビット列が除外されたとき、前記ビットストリーム中のデータから前記削除対象のビット列を除外するように、前記ビットストリームポインタが指し示す前記メモリ内の位置をシフトさせることを特徴とする請求項５に記載のビット操作方法。
前記判定ステップは、前記第１のビット操作の実行後、前記第２のビット操作として、前記ビットストリーム中の削除対象のビット列を削除すべきとき、前記有効ビット列の長さが前記削除対象のビット列の長さに３２ビットを足した長さより大きいか否かを判定し、
前記第２操作ステップは、前記ビットストリームデータの有効ビット列の長さが前記削除対象のビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームの有効ビット列から前記削除対象のビット列を除外することを特徴とする請求項１、５または６に記載のビット操作方法。
メモリにストアされたビットストリーム中のデータに対してビット操作を行うプロセッサであって、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、
を実行し、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするプロセッサ。
前記第１操作ステップは、前記第１のビット操作として、前記ビットストリーム中の移動対象のビット列をその移動先となる所定のレジスタに移動すべきとき、前記ビットストリームデータの有効ビット列から前記移動対象のビット列を前記レジスタに転記するとともに、前記有効ビット列から前記移動対象のビット列を除外することを特徴とする請求項８に記載のプロセッサ。
前記判定ステップは、前記第１のビット操作の実行後、前記第２のビット操作として、前記ビットストリーム中の移動対象のビット列をその移動先となる所定のレジスタに移動すべきとき、前記ビットストリームデータの有効ビット列の長さが前記移動対象のビット列の長さに３２ビットを足した長さより大きいか否かを判定し、
前記第２操作ステップは、前記ビットストリームデータの有効ビット列の長さが前記移動対象のビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームの有効ビット列から前記移動対象のビット列を前記レジスタに転記するとともに、前記有効ビット列から前記移動対象のビット列を除外することを特徴とする請求項８または９に記載のプロセッサ。
前記第１操作ステップは、前記第１のビット操作として、前記ビットストリーム中の削除対象のビット列を削除すべきとき、前記ビットストリームデータの有効ビット列から前記削除対象のビット列を除外することを特徴とする請求項８から１０のいずれかに記載のプロセッサ。
前記判定ステップは、前記第１のビット操作の実行後、前記第２のビット操作として、前記ビットストリーム中の削除対象のビット列を削除すべきとき、前記有効ビット列の長さが前記削除対象のビット列の長さに３２ビットを足した長さより大きいか否かを判定し、
前記第２操作ステップは、前記ビットストリームデータの有効ビット列の長さが前記削除対象のビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームの有効ビット列から前記削除対象のビット列を除外することを特徴とする請求項８から１１のいずれかに記載のプロセッサ。
メモリにストアされたビットストリーム中のデータに対するビット操作をプロセッサに実行せしめる命令を格納する記憶媒体であって、
前記命令は、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、
をプロセッサに実行せしめ、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とする記憶媒体。
ビットストリーム中のデータに対してビット操作を行うシステムであって、
データをビットストリーム中にストアするメモリと、
前記ビットストリーム中のビット列を保持すべきレジスタであるバッファを備えたプロセッサと、を有し、
該プロセッサは、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、を実行し、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするシステム。
請求項１４に記載のシステムにおいて、
前記メモリと前記プロセッサは、単一なチップ上に集積されていることを特徴とするシステム。
請求項１４に記載のシステムにおいて、
前記メモリと前記プロセッサは、互いに独立にして設けられたことを特徴とするシステム。
ビットストリーム中のデータに対してビット操作を行うコンピュータ処理システムであって、
ユーザ入力デバイスと、
表示装置を接続するためのディスプレイインターフェースと、
データをビットストリーム中にストアするメモリと、
１つ以上の処理エレメントを有するプロセッサとを備え、
少なくとも１つの前記処理エレメントは、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファを備え、
前記プロセッサは、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、を実行し、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするコンピュータ処理システム。
ビットストリーム中のデータに対してビット操作を行うコンピュータのネットワークであって、
通信ネットワークを介して互いに接続された複数のコンピュータ処理システムを有し、
各前記コンピュータは、
ユーザ入力デバイスと、
表示装置を接続するためのディスプレイインターフェースと、
データをビットストリーム中にストアするメモリと、
１つ以上の処理エレメントを有するプロセッサとを備え、
少なくとも１つの前記処理エレメントは、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファを備え、
前記プロセッサは、
ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、を実行し、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするコンピュータのネットワーク。
メモリにストアされたビットストリーム中のビット列について、ビットストリームポインタが指し示す前記メモリ内の位置に応じて、前記ビットストリーム中のビット列を保持すべきレジスタであるバッファに対してロードすべきビット列を特定し、当該ビット列をビットストリームデータとして前記バッファに対してロードするとともに、ロードしたビットストリームデータをビット操作の対象となりうる有効ビット列として設定する初期化ステップと、
前記ビットストリーム中のビット列に対して第１のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列に対して前記第１のビット操作を実行する第１操作ステップと、
前記第１のビット操作が実行されたとき、当該第１のビット操作に応じて、前記ビットストリームポインタが指し示す前記メモリ内の位置を調整するポインタ調整ステップと、
前記第１のビット操作の実行後、前記ビットストリーム中のビット列に対して第２のビット操作を実行すべきとき、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいか否かを判定する判定ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームポインタが指し示す前記メモリ内の位置に応じて前記バッファにロードすべきビット列を特定し、当該ビット列を前記ビットストリームデータとして前記バッファに対して新たにロードするとともに、新たにロードしたビットストリームデータを有効ビット列として設定する再初期化ステップと、
前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さより大きいとき、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行し、前記ビットストリームデータの有効ビット列の長さが前記第２のビット操作の対象となるビット列の長さに３２ビットを足した長さ以下であるとき、前記ビットストリームデータが新たにロードされた後、前記ビットストリームデータの有効ビット列に対して前記第２のビット操作を実行する第２操作ステップと、
をプロセッサに実行せしめ、
前記メモリには、一のレジスタに一度の操作でロード可能なひとまとまりのビット列を形成するための所定のメモリ境界が設定されており、
前記再初期化ステップは、前記メモリ境界より上位のメモリ境界までのビット列である上位ビット列を第１のレジスタにロードし、前記メモリ境界より下位のメモリ境界までのビット列である下位ビット列を第２のレジスタにロードし、前記第１および第２のレジスタにそれぞれストアされたビット列のうち前記バッファにロードすべきビット列を統合して、前記ビットストリームデータとして前記バッファにストアするとともに、ストアしたビットストリームデータを有効ビット列として設定することを特徴とするプログラム。