JP4985599B2 - Dma転送制御システム - Google Patents
Dma転送制御システム Download PDFInfo
- Publication number
- JP4985599B2 JP4985599B2 JP2008238784A JP2008238784A JP4985599B2 JP 4985599 B2 JP4985599 B2 JP 4985599B2 JP 2008238784 A JP2008238784 A JP 2008238784A JP 2008238784 A JP2008238784 A JP 2008238784A JP 4985599 B2 JP4985599 B2 JP 4985599B2
- Authority
- JP
- Japan
- Prior art keywords
- dma transfer
- interrupt
- memory
- status
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bus Control (AREA)
Description
図1は本発明のDMA転送制御システムの一実施形態の構成を示すブロック図である。このDMA転送制御システムのブロック構成自体は、2つのIOデバイス4,9それぞれに割込みレジスタ13を設けたこと以外、図11等に示した従来技術の構成と変わりがないが、SW1およびIOデバイス4,9の処理内容が異なっている。
以下、図2〜図8に示すDMA制御フローと、図9に示すフローチャートを用いて本発明のDMA転送制御システムの動作について説明する。
[発明の他の実施の形態]
2 CPU
3 外部バス
4 IOデバイス
5 メモリ
6 ディスクリプタ領域
7 ステータス領域
8 データ領域
9 IOデバイス
10 バスブリッジ
11 内部バス
12 割込みコントローラ
13 割込みレジスタ
14 DMAエンジン
Des ディスクリプタ
Dat DMA転送データ
Stw ステータスライトコマンド
Str ステータスリードコマンド
Sts DMA転送結果ステータス
Isr リードレスポンス
Claims (5)
- CPUおよびメモリとIOデバイスがバスブリッジを介して接続されたDMA転送制御システムにおいて、
前記CPUは、前記IOデバイスから割込み発行の有無を読み出すためのコマンドを前記バスブリッジ経由で発行することにより、DMA転送結果が前記IOデバイスから前記メモリに書き込まれたことを確認した後に該DMA転送結果を前記メモリから読み出すことを特徴とするDMA転送制御システム。 - CPUおよびメモリとIOデバイスがバスブリッジを介して接続されたDMA転送制御システムにおいて、
前記IOデバイスは、割込み発行の有無を示す割込みレジスタを備え、DMA転送結果を前記メモリに書き込むためのステータスライトコマンドを発行し、
前記CPUは、前記割込みの通知を受けると、前記割込みレジスタを読み出すためのレジスタリードコマンドを発行し、
前記バスブリッジは、前記ステータスライトコマンドおよび前記レジスタリードコマンドに対するレジスタリードレスポンスをDMA転送データと共にポストし、前記レジスタリードレスポンスの実行に先立って前記ステータスライトコマンドを実行し、
前記CPUは、前記レジスタリードレスポンスを受けると、前記DMA転送結果を前記メモリから読み出すためのステータスリードコマンドを発行し、読み出されたDMA転送結果により前記DMA転送データを前記メモリから読み出して処理することを特徴とするDMA転送制御システム。 - 複数のDMA転送情報(ディスクリプタ)が連結されたディスクリプタチェーンの場合、前記割込みレジスタは処理が終了したディスクリプタ数も保持して前記レジスタリードレスポンスに含めることを特徴とする請求項2記載のDMA転送制御システム。
- 少なくとも1つのDMA転送情報(ディスクリプタ)が連結されたディスクリプタチェーンが複数存在する場合、前記IOデバイスは、前記ディスクリプタチェーンの処理が終了した時のみ前記割込みを発行することを特徴とする請求項2記載のDMA転送制御システム。
- メモリとIOデバイスがバスブリッジで接続されたDMA転送制御方法において、
前記IOデバイスは、DMA転送終了時に、該DMA転送結果を前記メモリに書き込むためのステータスライトコマンドを発行する段階と、
前記IOデバイスは、DMA転送終了時にCPUへ割込みを通知する段階と、
CPUは、前記割込みの通知を受けると、前記IOデバイスの割込みレジスタを読み出すためのレジスタリードコマンドを発行する段階と、
前記バスブリッジは、前記ステータスライトコマンドおよび前記レジスタリードコマンドに対するレジスタリードレスポンスをDMA転送データと共にポストする段階と、
前記バスブリッジは、前記レジスタリードレスポンスの実行に先立って前記ステータスライトコマンドを実行する段階と、
前記CPUは、前記レジスタリードレスポンスを受けると、前記DMA転送結果を前記メモリから読み出すためのステータスリードコマンドを発行する段階と、
前記CPUは、読み出されたDMA転送結果により前記DMA転送データを前記メモリから読み出して処理することを特徴とするDMA転送制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008238784A JP4985599B2 (ja) | 2008-09-18 | 2008-09-18 | Dma転送制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008238784A JP4985599B2 (ja) | 2008-09-18 | 2008-09-18 | Dma転送制御システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010072888A JP2010072888A (ja) | 2010-04-02 |
JP4985599B2 true JP4985599B2 (ja) | 2012-07-25 |
Family
ID=42204614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008238784A Expired - Fee Related JP4985599B2 (ja) | 2008-09-18 | 2008-09-18 | Dma転送制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4985599B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6542513B2 (ja) * | 2014-08-05 | 2019-07-10 | Necプラットフォームズ株式会社 | Usb転送装置、usb転送システムおよびusb転送方法 |
JP2018156428A (ja) * | 2017-03-17 | 2018-10-04 | 富士ゼロックス株式会社 | 転送制御装置、処理システム及び処理装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07210500A (ja) * | 1994-01-25 | 1995-08-11 | Fujitsu Ltd | データ転送制御装置 |
JP2003271541A (ja) * | 2002-03-14 | 2003-09-26 | Fuji Xerox Co Ltd | Dma転送装置およびその制御方法 |
JP2006024134A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | Dma転送装置及びdma転送方法 |
JP2006215873A (ja) * | 2005-02-04 | 2006-08-17 | Toshiba Corp | 制御装置、情報処理装置、及び転送処理方法 |
JP2008158572A (ja) * | 2006-12-20 | 2008-07-10 | Canon Inc | データ記憶装置 |
US7934025B2 (en) * | 2007-01-24 | 2011-04-26 | Qualcomm Incorporated | Content terminated DMA |
-
2008
- 2008-09-18 JP JP2008238784A patent/JP4985599B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010072888A (ja) | 2010-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7263572B2 (en) | Bus bridge and data transfer method | |
US20090271536A1 (en) | Descriptor integrity checking in a dma controller | |
JP2008090375A (ja) | 割込み制御システム、およびこれを利用した記憶制御システム | |
JP2005071303A (ja) | プログラム起動装置 | |
JP5186779B2 (ja) | コンピュータシステム、ホストコンピュータ | |
JP4985599B2 (ja) | Dma転送制御システム | |
JP2008282314A (ja) | シミュレータ、シミュレーション方法 | |
JPH11272603A (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
JPWO2012081085A1 (ja) | 割込み要因管理装置及び割込み処理システム | |
WO2012124431A1 (ja) | 半導体装置 | |
JP6294732B2 (ja) | データ転送制御装置及びメモリ内蔵装置 | |
JP2008299425A (ja) | データ転送装置及びデータ転送方法 | |
JP4649257B2 (ja) | マルチcpuシステム | |
JP2012163995A (ja) | 情報処理装置 | |
JP4818820B2 (ja) | バスシステムおよびバススレーブならびにバス制御方法 | |
US20100153610A1 (en) | Bus arbiter and bus system | |
JPH11252150A (ja) | ネットワーク接続装置、及びネットワーク接続制御方法 | |
JP2006092077A (ja) | バスシステム | |
JP5656589B2 (ja) | データ転送装置、データ転送方法及びデータ転送プログラム | |
CN115658601A (zh) | 多核处理器系统及其控制方法 | |
JP2005025371A (ja) | ディスクアレイ装置及びデータ書き込み制御方法 | |
JPS605370A (ja) | 共通バス制御システム | |
JP2985937B2 (ja) | デバイス制御装置およびバス・ブリッジ制御装置 | |
JPH0445067Y2 (ja) | ||
JP2667285B2 (ja) | 割込制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120329 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120416 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |