JPH06119288A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPH06119288A JPH06119288A JP27139192A JP27139192A JPH06119288A JP H06119288 A JPH06119288 A JP H06119288A JP 27139192 A JP27139192 A JP 27139192A JP 27139192 A JP27139192 A JP 27139192A JP H06119288 A JPH06119288 A JP H06119288A
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- dma
- data buffer
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Abstract
(57)【要約】
【目的】 一定時間を経過してもＤＭＡ転送要求が無い
とき、第１のデータバッファに記憶されているデータが
フル状態に満たない場合でも第２のデータバッファに転
送されることにより、ＤＭＡ転送の遅延を防止して高速
なＤＭＡ転送を可能にすることにある。 【構成】 転送ビット幅の狭い低速バス１に接続されて
いるＤＭＡ機器のデータ転送要求に応答して転送される
データを一時的に記憶する第１のデータバッファ１７
と、この第１のデータバッファ１７から転送されるデー
タを転送ビット幅の広い高速バス７に接続されているメ
モリ９に転送するのに一時的に記憶する第２のデータバ
ッファ１９と、前記低速バス１に接続されているＤＭＡ
機器からデータ転送要求の時間間隔を計測するタイマ２
９と、このタイマ２９の計測により一定時間を経過して
も前記低速バスに接続されているＤＭＡ機器からＤＭＡ
転送要求が無の時前記第１のデータバッファに記憶され
ているデータを前記第２のデータバッファに転送する制
御手段２７とを備えたことにより、高速なＤＭＡ転送が
可能になる。
とき、第１のデータバッファに記憶されているデータが
フル状態に満たない場合でも第２のデータバッファに転
送されることにより、ＤＭＡ転送の遅延を防止して高速
なＤＭＡ転送を可能にすることにある。 【構成】 転送ビット幅の狭い低速バス１に接続されて
いるＤＭＡ機器のデータ転送要求に応答して転送される
データを一時的に記憶する第１のデータバッファ１７
と、この第１のデータバッファ１７から転送されるデー
タを転送ビット幅の広い高速バス７に接続されているメ
モリ９に転送するのに一時的に記憶する第２のデータバ
ッファ１９と、前記低速バス１に接続されているＤＭＡ
機器からデータ転送要求の時間間隔を計測するタイマ２
９と、このタイマ２９の計測により一定時間を経過して
も前記低速バスに接続されているＤＭＡ機器からＤＭＡ
転送要求が無の時前記第１のデータバッファに記憶され
ているデータを前記第２のデータバッファに転送する制
御手段２７とを備えたことにより、高速なＤＭＡ転送が
可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ制御方式のう
ち、特に、一定時間を経過してもＤＭＡ転送要求が無い
とき、第１のデータバッファに記憶されているデータが
フル状態に満たない場合でも第２のデータバッファに転
送されることにより、ＤＭＡ転送の遅延を防止するＤＭ
Ａ制御方式に関する。
ち、特に、一定時間を経過してもＤＭＡ転送要求が無い
とき、第１のデータバッファに記憶されているデータが
フル状態に満たない場合でも第２のデータバッファに転
送されることにより、ＤＭＡ転送の遅延を防止するＤＭ
Ａ制御方式に関する。
【０００２】
【従来の技術】一般に、計算機の外部記憶装置、例え
ば、磁気ディスク装置は、内部メモリに比べて動作速度
がかなり遅いため、当該磁気ディスク装置と内部メモリ
とのデータ転送を高速に制御する方式としてＤＭＡ（ダ
イレクト・メモリ・アクセス）制御方式がある。
ば、磁気ディスク装置は、内部メモリに比べて動作速度
がかなり遅いため、当該磁気ディスク装置と内部メモリ
とのデータ転送を高速に制御する方式としてＤＭＡ（ダ
イレクト・メモリ・アクセス）制御方式がある。
【０００３】上記ＤＭＡ制御方式を図３の概略図を用い
て説明する。同図において、ビット幅の狭い、例えば、
８ビット幅の低速バス３１には、磁気ディスク装置３３
およびフロッピーディスク装置３５が接続されている。
一方、ビット幅の広い、例えば、６４ビット幅の高速バ
ス３７には、主メモリ３９、バスコントローラ４１およ
びＣＰＵ４３が接続されている。上記低速バス３１に接
続されている磁気ディスク装置３３等のデータを高速バ
ス３７に接続されている主メモリ３９に高速に転送する
ためにＤＭＡコントローラ４５が設けられている。
て説明する。同図において、ビット幅の狭い、例えば、
８ビット幅の低速バス３１には、磁気ディスク装置３３
およびフロッピーディスク装置３５が接続されている。
一方、ビット幅の広い、例えば、６４ビット幅の高速バ
ス３７には、主メモリ３９、バスコントローラ４１およ
びＣＰＵ４３が接続されている。上記低速バス３１に接
続されている磁気ディスク装置３３等のデータを高速バ
ス３７に接続されている主メモリ３９に高速に転送する
ためにＤＭＡコントローラ４５が設けられている。
【０００４】上記ＤＭＡコントローラ４５によるデータ
転送要求の第１の方式は、例えば、低速バス３１に接続
されている磁気ディスク装置３３からのデータ転送要求
が発生する毎に高速バスを解放するため、データ転送の
途中に高速バスを使用する他の機器が当該高速バスを取
得するおそれがあった。上記他の機器が高速バスを長時
間占有した場合は、低速バッファ側のデータバッファが
フル状態になり、磁気ディスク装置３３のデータ転送を
一時中断またはエラーが発生するものであった。
転送要求の第１の方式は、例えば、低速バス３１に接続
されている磁気ディスク装置３３からのデータ転送要求
が発生する毎に高速バスを解放するため、データ転送の
途中に高速バスを使用する他の機器が当該高速バスを取
得するおそれがあった。上記他の機器が高速バスを長時
間占有した場合は、低速バッファ側のデータバッファが
フル状態になり、磁気ディスク装置３３のデータ転送を
一時中断またはエラーが発生するものであった。
【０００５】上記第１の方式によるデータ転送の一時中
断等を防止する対策の第２の方式は、ＤＭＡコントロー
ラ４５内部に単純なデータバッファを備えて、ＤＭＡコ
ントローラ４５による高速バス３７の使用の待ち状態を
防止するものである。しかし、上記第２の方式は、ＤＭ
Ａ機器が要求するメモリアドレスがリニアに変化する場
合には不具合が生じないが、ランダムなメモリアドレス
に対して磁気ディスク装置３３等のＤＭＡ機器において
単純なデータバッファでは正常なデータ転送を実行する
のが容易ではなかった。
断等を防止する対策の第２の方式は、ＤＭＡコントロー
ラ４５内部に単純なデータバッファを備えて、ＤＭＡコ
ントローラ４５による高速バス３７の使用の待ち状態を
防止するものである。しかし、上記第２の方式は、ＤＭ
Ａ機器が要求するメモリアドレスがリニアに変化する場
合には不具合が生じないが、ランダムなメモリアドレス
に対して磁気ディスク装置３３等のＤＭＡ機器において
単純なデータバッファでは正常なデータ転送を実行する
のが容易ではなかった。
【０００６】
【発明が解決しようとする課題】しかしながら、ＤＭＡ
コントローラ４５に単純なデータバッファを備えた第２
の方式における正常なデータ転送を実行するのが容易で
対策としては、前回のデータ転送要求アドレスの示すデ
ータを記憶するデータバッファと今回のデータ転送要求
アドレスの示すデータを記憶するデータバッファとに記
憶されているアドレスを比較する比較器を備えて、アド
レスが一致するとき当該データバッファに記憶されてい
るデータを転送するものが考案されている。
コントローラ４５に単純なデータバッファを備えた第２
の方式における正常なデータ転送を実行するのが容易で
対策としては、前回のデータ転送要求アドレスの示すデ
ータを記憶するデータバッファと今回のデータ転送要求
アドレスの示すデータを記憶するデータバッファとに記
憶されているアドレスを比較する比較器を備えて、アド
レスが一致するとき当該データバッファに記憶されてい
るデータを転送するものが考案されている。
【０００７】しかし、上記の対策は、ＤＭＡ転送のワー
ド数（８バイト）に満たない状態でデータ転送が終了し
た場合にデータバッファにデータが残ったまま主メモリ
にデータが転送されないので、データ転送の遅延を招来
する問題があった。
ド数（８バイト）に満たない状態でデータ転送が終了し
た場合にデータバッファにデータが残ったまま主メモリ
にデータが転送されないので、データ転送の遅延を招来
する問題があった。
【０００８】なお、磁気ディスク装置３３等のＤＭＡ機
器からのデータ転送間隔が長くなった場合は、当該磁気
ディスク装置３３等からのデータ転送の待ち状態にな
り、比較器による比較が不可能になるためデータバッフ
ァの有効利用が図れなかった。
器からのデータ転送間隔が長くなった場合は、当該磁気
ディスク装置３３等からのデータ転送の待ち状態にな
り、比較器による比較が不可能になるためデータバッフ
ァの有効利用が図れなかった。
【０００９】本発明はこのような従来の課題に鑑みてな
されたものであり、その目的は、一定時間を経過しても
ＤＭＡ転送要求が無いとき、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送されることにより、ＤＭＡ転送
の遅延を防止して高速なＤＭＡ転送を可能にするＤＭＡ
制御方式を提供することにある。
されたものであり、その目的は、一定時間を経過しても
ＤＭＡ転送要求が無いとき、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送されることにより、ＤＭＡ転送
の遅延を防止して高速なＤＭＡ転送を可能にするＤＭＡ
制御方式を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、転送ビット幅の狭い低速バスに接続され
ているＤＭＡ機器のデータ転送要求に応答して転送され
るデータを一時的に記憶する第１のデータバッファと、
この第１データバッファから転送されるデータを転送ビ
ット幅の広い高速バスに接続されているメモリに転送す
るのに一時的に記憶する第２のデータバッファと、前記
低速バスに接続されているＤＭＡ機器からデータ転送要
求の時間間隔を計測するタイマと、このタイマの計測に
より一定時間を経過しても前記低速バスに接続されてい
るＤＭＡ機器からＤＭＡ転送要求が無のとき前記第１の
データバッファに記憶されているデータを前記第２のデ
ータバッファに転送する制御手段と、を備えたことを要
旨とする。
め、本発明は、転送ビット幅の狭い低速バスに接続され
ているＤＭＡ機器のデータ転送要求に応答して転送され
るデータを一時的に記憶する第１のデータバッファと、
この第１データバッファから転送されるデータを転送ビ
ット幅の広い高速バスに接続されているメモリに転送す
るのに一時的に記憶する第２のデータバッファと、前記
低速バスに接続されているＤＭＡ機器からデータ転送要
求の時間間隔を計測するタイマと、このタイマの計測に
より一定時間を経過しても前記低速バスに接続されてい
るＤＭＡ機器からＤＭＡ転送要求が無のとき前記第１の
データバッファに記憶されているデータを前記第２のデ
ータバッファに転送する制御手段と、を備えたことを要
旨とする。
【００１１】
【作用】上記の如く構成すれば、タイマにより転送ビッ
ト幅の狭い低速バスに接続されているＤＭＡ機器からＤ
ＭＡ転送要求の時間を計測する。このタイマの計測によ
り一定時間を経過しても前記低速バスに接続されている
ＤＭＡ機器からデータ転送要求が無のとき、当該ＤＭＡ
機器のデータ転送要求に応答して転送されるデータを一
時的に記憶する第１のデータバッファに記憶されている
データを高速バスに接続されている第２のデータバッフ
ァに転送するので、高速なＤＭＡ転送を可能にできる。
ト幅の狭い低速バスに接続されているＤＭＡ機器からＤ
ＭＡ転送要求の時間を計測する。このタイマの計測によ
り一定時間を経過しても前記低速バスに接続されている
ＤＭＡ機器からデータ転送要求が無のとき、当該ＤＭＡ
機器のデータ転送要求に応答して転送されるデータを一
時的に記憶する第１のデータバッファに記憶されている
データを高速バスに接続されている第２のデータバッフ
ァに転送するので、高速なＤＭＡ転送を可能にできる。
【００１２】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１３】図１は本発明のＤＭＡ制御方式に係る一実
施例の制御を示すブロック図である。
施例の制御を示すブロック図である。
【００１４】同図において、転送ビット幅が８ビットの
低速バス１は、計算機の外部記憶装置である磁気ディス
ク装置３およびフロッピーディスク装置５に接続されて
いる。
低速バス１は、計算機の外部記憶装置である磁気ディス
ク装置３およびフロッピーディスク装置５に接続されて
いる。
【００１５】一方、転送ビット幅が広い、例えば、６４
ビットの高速バス７は、主メモリ９、バスコントローラ
１１およびＣＰＵ１３に接続されている。
ビットの高速バス７は、主メモリ９、バスコントローラ
１１およびＣＰＵ１３に接続されている。
【００１６】上記低速バス１に接続されている磁気ディ
スク装置３の所定アドレスに記憶されているデータを高
速バス７に接続されている主メモリ９の所定アドレスに
高速に転送するためにＤＭＡコントローラ１５が設けら
れている。
スク装置３の所定アドレスに記憶されているデータを高
速バス７に接続されている主メモリ９の所定アドレスに
高速に転送するためにＤＭＡコントローラ１５が設けら
れている。
【００１７】上記ＤＭＡコントローラ１５は、第１のデ
ータバッファ１７、第２のデータバッファ１９、レジス
タ２１およびレジスタ２３を備えて、低速バス１に接続
されている磁気ディスク装置３等のＤＭＡ機器からのデ
ータ転送要求に応答して高速バス７にデータを転送す
る。上記第１のデータバッファ１７は、低速バス１に接
続されているデータバス１０１を介して伝送されるデー
タを一時的に所定アドレスに記憶する。第２のデータバ
ッファ１９は、高速バス７にデータバス１０１を介して
接続され、第１のデータバッファ１７の所定アドレスに
記憶されているデータを一時的に所定アドレスに記憶す
る。また、第２のデータバッファ１９は、後述するコン
トローラ２７からのラッチ信号１０３により制御され
る。レジスタ２１は、磁気ディスク装置３等から低速バ
ス１を介して伝送されるアドレス１０５をラッチして当
該ラッチしたアドレスをレジスタ２３および比較器２５
に出力する。レジスタ２３は高速バス側のアドレスを保
持するもので、レジスタ２１から出力されるアドレスを
後述するラッチ信号１０３によりが制御される。
ータバッファ１７、第２のデータバッファ１９、レジス
タ２１およびレジスタ２３を備えて、低速バス１に接続
されている磁気ディスク装置３等のＤＭＡ機器からのデ
ータ転送要求に応答して高速バス７にデータを転送す
る。上記第１のデータバッファ１７は、低速バス１に接
続されているデータバス１０１を介して伝送されるデー
タを一時的に所定アドレスに記憶する。第２のデータバ
ッファ１９は、高速バス７にデータバス１０１を介して
接続され、第１のデータバッファ１７の所定アドレスに
記憶されているデータを一時的に所定アドレスに記憶す
る。また、第２のデータバッファ１９は、後述するコン
トローラ２７からのラッチ信号１０３により制御され
る。レジスタ２１は、磁気ディスク装置３等から低速バ
ス１を介して伝送されるアドレス１０５をラッチして当
該ラッチしたアドレスをレジスタ２３および比較器２５
に出力する。レジスタ２３は高速バス側のアドレスを保
持するもので、レジスタ２１から出力されるアドレスを
後述するラッチ信号１０３によりが制御される。
【００１８】また、ＤＭＡコントローラ１５は、比較器
２５およびコントローラ２７を備えている。比較器２５
は、レジスタ２１とレジスタ２３とにラッチされている
アドレスを比較して当該アドレスが一致すると結果信号
１０７を、例えば、アクティブにし、当該アドレスが不
一致のとき結果信号１０７を、例えばネガティブにす
る。コントローラ２７は、ＤＭＡコントローラ１５を制
御するものであり、低速バス１を介してレジスタ２１等
に伝送されるアドレスとのラッチをとるためのパルスで
あるアドレスストローブ信号１０９，データバス１０１
とのラッチをとるためのパルスであるデータストローブ
信号１１１、ＤＭＡ転送要求を示すＤＭＡ転送要求信号
１１５が入力される。また、ＤＭＡコントローラ１５は
低速バス１を介して、磁気ディスク装置３等とのハンド
シェイク信号として使用されるレディ信号１１３および
ＤＭＡ転送を許可するＤＭＡ許可信号１１７を出力す
る。更に、コントローラ２７は高速バス７を介して、高
速バスへのデータ転送の要求を示す転送要求信号１１９
を出力し、高速バス７へのデータ転送が終了すると転送
終了信号１２１が入力される。
２５およびコントローラ２７を備えている。比較器２５
は、レジスタ２１とレジスタ２３とにラッチされている
アドレスを比較して当該アドレスが一致すると結果信号
１０７を、例えば、アクティブにし、当該アドレスが不
一致のとき結果信号１０７を、例えばネガティブにす
る。コントローラ２７は、ＤＭＡコントローラ１５を制
御するものであり、低速バス１を介してレジスタ２１等
に伝送されるアドレスとのラッチをとるためのパルスで
あるアドレスストローブ信号１０９，データバス１０１
とのラッチをとるためのパルスであるデータストローブ
信号１１１、ＤＭＡ転送要求を示すＤＭＡ転送要求信号
１１５が入力される。また、ＤＭＡコントローラ１５は
低速バス１を介して、磁気ディスク装置３等とのハンド
シェイク信号として使用されるレディ信号１１３および
ＤＭＡ転送を許可するＤＭＡ許可信号１１７を出力す
る。更に、コントローラ２７は高速バス７を介して、高
速バスへのデータ転送の要求を示す転送要求信号１１９
を出力し、高速バス７へのデータ転送が終了すると転送
終了信号１２１が入力される。
【００１９】上記ＤＭＡコントローラ１５に隣接して備
えられているタイマ２９は、低速バス１からのデータ転
送要求の時間を監視するものであり、データ転送要求が
発生してアドレスストローブ信号１０９が入力されると
時間の計測を開始する。計測値がタイムアウト検出時間
（システムの仕様により異なる）を超えるとタイマ２９
は、タイムアウト信号１２３をコントローラ２７の出力
する。ここで、タイムアウト検出時間は、低速バス１に
接続されているＤＭＡ機器のディスク装置３から一定時
間の間隔で発生するよりも多少長い時間に設定する。な
お、タイムアウト検出時間は、固定であってもよいが、
ソフトウェアにより設定するほうが良い。上記タイムア
ウト検出時間に達する場合は、磁気ディスク装置３に故
障が発生した状態またはデータ転送が終了した状態であ
る。上記タイムアウト信号１２３が出力されるとコント
ローラ２７は、ラッチ信号１０３を出力して第１のデー
タバッファ１７にラッチされているデータを第２のデー
タバッファ１９に出力する。
えられているタイマ２９は、低速バス１からのデータ転
送要求の時間を監視するものであり、データ転送要求が
発生してアドレスストローブ信号１０９が入力されると
時間の計測を開始する。計測値がタイムアウト検出時間
（システムの仕様により異なる）を超えるとタイマ２９
は、タイムアウト信号１２３をコントローラ２７の出力
する。ここで、タイムアウト検出時間は、低速バス１に
接続されているＤＭＡ機器のディスク装置３から一定時
間の間隔で発生するよりも多少長い時間に設定する。な
お、タイムアウト検出時間は、固定であってもよいが、
ソフトウェアにより設定するほうが良い。上記タイムア
ウト検出時間に達する場合は、磁気ディスク装置３に故
障が発生した状態またはデータ転送が終了した状態であ
る。上記タイムアウト信号１２３が出力されるとコント
ローラ２７は、ラッチ信号１０３を出力して第１のデー
タバッファ１７にラッチされているデータを第２のデー
タバッファ１９に出力する。
【００２０】次に本実施例の作用を図２(a),(b) のタイ
ムチャートを用いて説明する。
ムチャートを用いて説明する。
【００２１】まず、システムが立ち上がると磁気ディス
ク装置３は、低速バス１を介してＤＭＡ転送要求信号１
１５をａ時間毎に伝送する（同図(a))。ＤＭＡ転送要求
信号１１５が伝送されるとともに、アドレスストローブ
信号１０９が伝送されてタイマ２９は、起動して時間の
カウントを開始する（同図(b))。最初のデータ転送要求
のａ時間経過後、低速バス１を介して磁気ディスク装置
３は、データ転送要求信号１１５を伝送してタイマ２９
が再起動される。上記データ転送要求信号１１５が伝送
されるとコントローラ２７は、データ転送が開始された
ことを認識して、ＤＭＡ許可信号および転送要求信号１
１９を出力する。
ク装置３は、低速バス１を介してＤＭＡ転送要求信号１
１５をａ時間毎に伝送する（同図(a))。ＤＭＡ転送要求
信号１１５が伝送されるとともに、アドレスストローブ
信号１０９が伝送されてタイマ２９は、起動して時間の
カウントを開始する（同図(b))。最初のデータ転送要求
のａ時間経過後、低速バス１を介して磁気ディスク装置
３は、データ転送要求信号１１５を伝送してタイマ２９
が再起動される。上記データ転送要求信号１１５が伝送
されるとコントローラ２７は、データ転送が開始された
ことを認識して、ＤＭＡ許可信号および転送要求信号１
１９を出力する。
【００２２】ＤＭＡ許可信号１１７の出力後、ＤＭＡコ
ントローラ２７の状態により第１のデータバッファ１７
および第２のデータバッファ１９は以下に示す動作にな
る。まず、データ転送の初期状態または第２のデータバ
ッファ１９がフル状態の場合にＤＭＡコントローラ１５
は、第２のデータバッファ１９にラッチされているデー
タを高速バス１を介して主メモリ９に転送させた後に当
該第２のデータバッファ１９が空の状態になる。この場
合は、レジスタ２１とレジスタ２３とを比較する必要が
ないため、第１のデータバッファ１７にラッチされてい
るデータを第２のデータバッファ１９に、レジスタ２１
にラッチされているアドレスをレジスタ２３にラッチさ
れて、第１のデータバッファ１７とレジスタ２１とを空
の状態にしてデータ転送要求の待ち状態になる。
ントローラ２７の状態により第１のデータバッファ１７
および第２のデータバッファ１９は以下に示す動作にな
る。まず、データ転送の初期状態または第２のデータバ
ッファ１９がフル状態の場合にＤＭＡコントローラ１５
は、第２のデータバッファ１９にラッチされているデー
タを高速バス１を介して主メモリ９に転送させた後に当
該第２のデータバッファ１９が空の状態になる。この場
合は、レジスタ２１とレジスタ２３とを比較する必要が
ないため、第１のデータバッファ１７にラッチされてい
るデータを第２のデータバッファ１９に、レジスタ２１
にラッチされているアドレスをレジスタ２３にラッチさ
れて、第１のデータバッファ１７とレジスタ２１とを空
の状態にしてデータ転送要求の待ち状態になる。
【００２３】次のケースは、レジスタ２１にラッチされ
たデータ転送要求アドレスとレジスタ２３にラッチされ
たデータ転送要求アドレスとが比較器２５により比較さ
れて一致した場合である。このときＤＭＡコントローラ
１５は、キャッシュメモリ（図示せず）の内部にデータ
が存在しているため、第１のデータバッファ１７にラッ
チされているデータが第２のデータバッファ１９の該当
ブロックにラッチされて、磁気ディスク装置３等からの
データ転送要求の待ち状態になる。ここで、該当ブロッ
クは、高速バス７のバス幅が６４ビットであり、磁気デ
ィスク装置３等からのアクセスが８ビット単位であるか
ら、第１のデータバッファ１７にラッチされているデー
タを第２のデータバッファ１９に転送するときに当該第
１のデータバッファ１７の下位３ビットをデコードして
決定されるものである。
たデータ転送要求アドレスとレジスタ２３にラッチされ
たデータ転送要求アドレスとが比較器２５により比較さ
れて一致した場合である。このときＤＭＡコントローラ
１５は、キャッシュメモリ（図示せず）の内部にデータ
が存在しているため、第１のデータバッファ１７にラッ
チされているデータが第２のデータバッファ１９の該当
ブロックにラッチされて、磁気ディスク装置３等からの
データ転送要求の待ち状態になる。ここで、該当ブロッ
クは、高速バス７のバス幅が６４ビットであり、磁気デ
ィスク装置３等からのアクセスが８ビット単位であるか
ら、第１のデータバッファ１７にラッチされているデー
タを第２のデータバッファ１９に転送するときに当該第
１のデータバッファ１７の下位３ビットをデコードして
決定されるものである。
【００２４】更に、第３のケースは、上記比較器２５に
よりレジスタ２１とレジスタ２３とにラッチされている
データ転送要求アドレスが一致しないときに、第２のデ
ータバッファ１９にデータが転送されているがフル状態
である８ビットに達していない場合である。この場合、
ＤＭＡコントローラ１５は、第２のデータバッファ１９
にラッチされているデータを主メモリ９に転送して当該
第２のデータバッファ１９を空の状態にする。主メモリ
９に転送後にＤＭＡコントローラ１５は、第１のデータ
バッファ１７にラッチされているデータを第２のデータ
バッファ１９に、レジスタ２１にラッチされているデー
タ転送要求アドレスをレジスタ２３に転送して当該第１
のデータバッファ１７およびレジスタ２１を空の状態に
して磁気ディスク装置３等からのデータ転送要求の待ち
状態になる。
よりレジスタ２１とレジスタ２３とにラッチされている
データ転送要求アドレスが一致しないときに、第２のデ
ータバッファ１９にデータが転送されているがフル状態
である８ビットに達していない場合である。この場合、
ＤＭＡコントローラ１５は、第２のデータバッファ１９
にラッチされているデータを主メモリ９に転送して当該
第２のデータバッファ１９を空の状態にする。主メモリ
９に転送後にＤＭＡコントローラ１５は、第１のデータ
バッファ１７にラッチされているデータを第２のデータ
バッファ１９に、レジスタ２１にラッチされているデー
タ転送要求アドレスをレジスタ２３に転送して当該第１
のデータバッファ１７およびレジスタ２１を空の状態に
して磁気ディスク装置３等からのデータ転送要求の待ち
状態になる。
【００２５】上記ケース３の場合に希に発生するケース
であるが、第１のデータバッファ１７および第２のデー
タバッファ１９が共にフル状態において、磁気ディスク
装置３等からのデータ転送要求があった場合である。こ
の場合、ＤＭＡコントローラ１５は、第２のデータバッ
ファ１９にラッチされているデータを主メモリ９に転送
して、第１のデータバッファ１７にラッチされているデ
ータを第２のデータバッファ１９に転送されるまで磁気
ディスク装置３等にはレディ信号１１３を返さずに待ち
状態にさせる。
であるが、第１のデータバッファ１７および第２のデー
タバッファ１９が共にフル状態において、磁気ディスク
装置３等からのデータ転送要求があった場合である。こ
の場合、ＤＭＡコントローラ１５は、第２のデータバッ
ファ１９にラッチされているデータを主メモリ９に転送
して、第１のデータバッファ１７にラッチされているデ
ータを第２のデータバッファ１９に転送されるまで磁気
ディスク装置３等にはレディ信号１１３を返さずに待ち
状態にさせる。
【００２６】上述のように主メモリ９への転送アドレス
がリニアの場合にはバス幅の広い第２のデータバッファ
１９を活用して高速転送を可能にし、ランダムなアクセ
スに対してはアドレスレジスタを利用してデータ転送を
実現している。
がリニアの場合にはバス幅の広い第２のデータバッファ
１９を活用して高速転送を可能にし、ランダムなアクセ
スに対してはアドレスレジスタを利用してデータ転送を
実現している。
【００２７】次に、磁気ディスク装置３からのデータ転
送要求後、例えば、磁気ディスク装置３に故障が発生等
により一定時間ａが経過して更にタイムアウト検出時間
ｃに達するとタイマ２９は、タイムアウト信号１２３を
コントローラ２７に出力する。タイムアウト信号１２３
が出力されるとコントローラ２７は、ラッチ信号１０３
を第２のデータバッファ１９およびレジスタ２３に出力
して第２のデータバッファ１９にラッチされているデー
タがフル状態に達していない場合でも高速バス７を介し
て主メモリ９に転送される。タイムアウト信号１２３が
出力された後、データ転送要求があってから時間ｂの経
過後、磁気ディスク装置３等からデータ転送要求がある
とタイマ２９は、再び起動する。
送要求後、例えば、磁気ディスク装置３に故障が発生等
により一定時間ａが経過して更にタイムアウト検出時間
ｃに達するとタイマ２９は、タイムアウト信号１２３を
コントローラ２７に出力する。タイムアウト信号１２３
が出力されるとコントローラ２７は、ラッチ信号１０３
を第２のデータバッファ１９およびレジスタ２３に出力
して第２のデータバッファ１９にラッチされているデー
タがフル状態に達していない場合でも高速バス７を介し
て主メモリ９に転送される。タイムアウト信号１２３が
出力された後、データ転送要求があってから時間ｂの経
過後、磁気ディスク装置３等からデータ転送要求がある
とタイマ２９は、再び起動する。
【００２８】これにより、磁気ディスク装置３に故障が
発生した場合またはデータ転送が終了した場合でもＤＭ
Ａ転送が実行されるので、ＤＭＡ転送を遅延することも
なく、特に、第１のデータバッファ１７が８バイトに満
たない場合に有効である。
発生した場合またはデータ転送が終了した場合でもＤＭ
Ａ転送が実行されるので、ＤＭＡ転送を遅延することも
なく、特に、第１のデータバッファ１７が８バイトに満
たない場合に有効である。
【００２９】
【発明の効果】以上説明したように、本発明では、一定
時間を経過してもＤＭＡ転送要求が無いとき第１のデー
タバッファに記憶されているデータを第２のデータバッ
ファに転送することにより、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送することにより、ＤＭＡ転送の
遅延を防止してＤＭＡ転送の高速化を実現できる。
時間を経過してもＤＭＡ転送要求が無いとき第１のデー
タバッファに記憶されているデータを第２のデータバッ
ファに転送することにより、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送することにより、ＤＭＡ転送の
遅延を防止してＤＭＡ転送の高速化を実現できる。
【図１】本発明のＤＭＡ制御方式に係る一実施例の制御
を示すブロック図である。
を示すブロック図である。
【図２】本発明の動作を示すタイムチャートである。
【図３】ＤＭＡ制御方式を示す概略図である。
１ 低速バス ３ 磁気ディスク装置 ７ 高速バス ９ 主メモリ １５ ＤＭＡコントローラ １７ 第１のデータバッファ １９ 第２のデータバッファ ２１，２３ レジスタ ２７ コントローラ ２９ タイマ １０１ データバス １０３ ラッチ信号 １１３ レディ信号 １１５ ＤＭＡ転送要求信号 １２３ タイムアウト信号
Claims (1)
- 【請求項１】 転送ビット幅の狭い低速バスに接続され
ているＤＭＡ機器のデータ転送要求に応答して転送され
るデータを一時的に記憶する第１のデータバッファと、 この第１のデータバッファから転送されるデータを転送
ビット幅の広い高速バスに接続されているメモリに転送
するのに一時的に記憶する第２のデータバッファと、 前記低速バスに接続されているＤＭＡ機器からデータ転
送要求の時間間隔を計測するタイマと、 このタイマの計測により一定時間を経過しても前記低速
バスに接続されているＤＭＡ機器からＤＭＡ転送要求が
無のとき前記第１のデータバッファに記憶されているデ
ータを前記第２のデータバッファに転送する制御手段
と、 を備えたことを特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27139192A JP3193155B2 (ja) | 1992-10-09 | 1992-10-09 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27139192A JP3193155B2 (ja) | 1992-10-09 | 1992-10-09 | Ｄｍａ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119288A true JPH06119288A (ja) | 1994-04-28 |
| JP3193155B2 JP3193155B2 (ja) | 2001-07-30 |
Family
ID=17499419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27139192A Expired - Fee Related JP3193155B2 (ja) | 1992-10-09 | 1992-10-09 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193155B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098121A (en) * | 1996-12-03 | 2000-08-01 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus with improved throughput due to reduced processing overhead in interrupt process |
-
1992
- 1992-10-09 JP JP27139192A patent/JP3193155B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098121A (en) * | 1996-12-03 | 2000-08-01 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus with improved throughput due to reduced processing overhead in interrupt process |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193155B2 (ja) | 2001-07-30 |
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