JPS6225359A - 情報処理システムにおける処理要求制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高い処理能力の装置と低い処理能力の装置とからの各処
理要求に応えて処理装置が処理を行う場合、高い処理能
力の装置に高い優先順位を与えると、低い処理能力の装
置の処理要求が受は付けられる機会が過度に小さくなる
。

このため、処理装置が高い処理能力の装置の処理を実行
している間Ｇこ、低い処理能力の装置から処理要求が出
された場合、実行中の高い処理能力の装置のための処理
を適当なところで一旦止め。

さらにその後高い処理能力の装置から発信する処理要求
も一時停止して、低い処理能力の装置の処理要求を受は
付けられるようにする。

〔産業上の利用分野〕

本発明は、情報処理システムに関するものであり、特に
１つの処理装置に処理能力が異なる複数の装置を接続し
た情報処理装置における処理要求制御方式に関する。

（従来の技術〕 一般に情報処理システムでは、処理能力に高低の差があ
る複数の装置を一緒に処理装置に接続することが必要と
される場合が少なくない。

このようなシステム構成の情報処理システムの場合１通
常、高い処理能力をもつ装置には高い優先順位を与え、
そして低い処理能力をもつ装置には低い優先順位を与え
て、高い処理能力をもつ装置からの処理要求が処理装置
で多く受は付けられるようにし３高い処理能力をもつ装
置の処理効率が低下するのを防いでいる。

しかし、低い処理能力をもつ装置でも、その処理要求が
ある一定時間内に処理装置で受は付けられないと、タイ
ムオーバーあるいはオーバーランとなって、データの抜
けなどの誤動作を生じるおそれがある。

このため従来は、処理装置で処理要求の優先順位を判定
し、高い優先順位の処理要求を受は付けて実行するが、
その後、低い優先順位の処理要求が長く待たされた場合
１時間の経過にしたがって優先順位を高い方に変更し、
その優先順位が実行中の処理要求の優先順位よりも高く
なったとき（ただしオーバーランになる時間の前に）、
受は付けるような制御方式がとられていた。

〔発明が解決しようとする問題点〕

従来の処理要求制御方式では、高い処理能力をもつ装置
が、処理要求を連続して出している場合。

途中でその処理要求の受は付けが停止され、低い処理能
力をもつ装置の処理要求によってとって代えられること
がある。

そのため、高い処理能力をもつ装置は処理要求を出すた
びに、それが処理装置によって受は付けられたかどうか
を調べてから動作を行う必要があり、その時間がオーバ
ーヘッドとなって１本来の高い処理能力を損なってしま
うという問題があった。

また、低い処理能力をもつ装置においても、タイムオー
バーに近くならないと処理要求を受は付けて貰えないた
め、全体的には処理能力が低下するという問題があった
。

〔問題点を解決するための手段〕

これを解決するため１本発明では、高い処理能力をもつ
装置の処理要求は、処理装置によって必ず受は付けられ
るようにする。そして連続してその処理要求が実行され
ている間に、低い処理能力をもつ装置からの処理要求が
発生したとき、高い処理能力をもつ装置の処理を区切り
のよいところで一旦停止させ、さらに処理装置に対する
次の処理要求を、適当な一定期間（たとえば数サイクル
）遅らせて送出させるようにして、その間に低い処理能
力をもつ装置からの処理要求が処理装置で受り付けられ
るようにするものである。

第１図は１本発明の原理的構成を示す概念図である。

図において、１０は処理装置、１１は高処理能力装置、
１２は低処理能力装置、１０１は優先順位回路、１０２
は低処理能力装置要求検出回路。

１０３は要求通知回路、１１１は要求発生回路。

１１２は要求停止回路、１２１は要求発生回路を示す。

高処理能力装置１１および低処理能力装置１２は、処理
装置１０による処理が必要となったとき。

それぞれの要求発生回路１１１．１２１により処理装置
ＩＯに対して処理要求を送出する。

処理装置１０は、高処理能力装置１１および低処理能力
装置１２の双方から発信される処理要求を、優先順位回
路１０１で調べ１両者が競合するとき、優先順位の高い
方の処理要求を受は付けて対応する所定の処理を実行す
る。

優先順位回路１０１は、常に高処理能力装置１１からの
処理要求に高い順位を与える。

低処理能力装置要求検出回路１０２は、低処理能力装置
１２からの処理要求を検出し、要求通知回路１０３はそ
れが検出されたとき、高処理能ツノ装置１１に要求検出
信号を用いて通知する。

高処理能力装置１１の要求停止回路１１２は。

処理装置１０の要求通知回路１０３からの要求検出信号
に応答して、実行中の処理の区切りを示す動作終了信号
の後、タイミング信号に基づく一定の期間、要求発生回
路１１１からの処理要求送出を禁止し、その期間経過後
に処理要求送出を許可する。

〔作用〕

第１図の本発明の構成によれば、高処理能力装置１１が
送出した処理要求は、処理装置１ｏにより必ず受は付け
られる。

また低処理能力装置１２が送出した処理要求は。

高処理能力装置１１からの処理要求と競合しなければ直
ちに受は付けられ、競合すれば高処理能力装置１１の実
行動作の区切りがくるまで待たされてから受は付けられ
る。そのとき、高処理能力装置１１で発生する次の処理
要求は、低処理能力装置１２からの優先順位の低い処理
要求の受は付けを阻害しないように１処理装置１０への
送出を一時的に抑止される。

（実施例〕 第２図は２本発明の１実施例システムの構成図である。

図において、２１はチャネル群（ＣＨＵ＃Ｏ〜ＣＨＵ＃
３１で表す）、２２ないし２５はチャネルアダプタ（Ｃ
ＨＡ＃Ｏ〜ＣＨＡ＃３で表す）。

２６はデータバッファ　（ＤＢで表す）、２７はチャネ
ルプロセッサ（ＣＨＰで表す）、２８は記憶制御装置（
ＭＣＵで表す）、２６１は優先順位回路、２６２はＣＨ
Ａアクセス検出回路、２７１はＤＢ要求回路、２７２は
ＣＨＰ要求停止回路である。

ここでチャネルプロセッサＣＨＰは高速の装置であって
本発明にいう高い処理能力をもつ装置に該当する。他方
、チャネルアダプタＣＨＡ＃ＯないしＣＨＡ＃３はＣＨ
Ｐにくらべて低速の装置であり１本発明にいう低い処理
能力をもつ装置に該当する。またデータバッファＤＢは
本発明にいう処理装置に該当する。

チャネルＣＨ［Ｊは、システムに最大３２台まで接続す
ることができ、各チャネルは独自に動作する。

チャネルアダプタＣＨＡ＃０ないしＣＨＡ＃３の各々は
、ＣＨ３Ｓ台を取りまとめる装置であり。

データ転送要求をデータバッファＤＢまたはチャネルプ
ロセッサＣＨＰへ送出する動作と、データ転送をデータ
バッファＤＢとの間で行う動作を独立して行う。

データバッファＤＢは、記憶制御装置ＭＣＵよりチャネ
ルプロセッサＣＨＰ経由で転送されるフェッチデータを
、一時的に保持し、チャネルアダプタＣＨＡ経出でチャ
ネルＣＨＵへ転送する。またデータバッファＤＢにチャ
ネルアダプタＣＨＡより転送され一時的に保持されたデ
ータは、チャネルプロセッサＣＨＰ経由で記憶制御装置
ＭＣＵへストアデータとして、転送される。

チャネルプロセッサＣＨＰは、チャネルアダプタＣＩ　
Ａからのデータ転送要求に応じて、記憶制御装置ＭＣＵ
からデータバッファＤＢにフェッチデータを転送し、格
納させる。またデータバッファＤＢに格納されたデータ
を、記憶制御装置ＭＣＵにストアする。

チャネルプロセッサＣＨＰと記憶制御装置ＭＣＵとは、
連続して応答しなければならないので。

チャネルプロセッサＣＨＰがデータバッファＤＢに対し
て行うアクセスには、高い順位が与えられて、要求を出
すと必ず受は付けられるようにされる。３２バイトフエ
ンチまたは３２バイトストアのときには、チャネルプロ
セッサＣＨＰは、連続して８ハイド×４回のＤＢアクセ
スを行って、データがとどこおりなく転送できるように
している。

またチャネルアダプタＣＩＡよりチャネルプロセッサＣ
ＨＰに対して、コマンドによるＭＣＵ転送要求が出され
るので、チャネルプロセッサＣＨＰは、処理要求を連続
してデータバッファＤＢに出すことができる。

チャネルＣＨＵは、リードまたはライトオペレーション
を実行するとき、チャネルアダプタＣＨＡに対して、フ
ェッチ要求またはストア要求（８バイトまたは３２ハイ
ド車位）を出す。チャネルアダプタＣＨＡでは１時分割
に各チャネルＣＨＵ＃０〜＃３１の処理を行い、チャネ
ルＣＨＵからフェッチ要求を受は付けたときには、チャ
ネルプロセッサＣＨＰに対してフェッチ要求を送出する
。

またストア要求を受は付けたときには、データバッファ
ＤＢに対してストア要求を送出する。

データバッファＤＢでは、チャネルアダプタＣＨＡから
のストア要求が来たとき、優先順位回路２６１により優
先順位を取り、受は付けられたなら、チャネルアダプタ
ＣＨＡから送出されたストアデータを、データバッファ
ＤＢに格納する。一連の格納が終了したなら１次にチャ
ネルアダプタＣＩＡは、チャネルプロセッサＣＨＰに対
して。

ストア要求を送出する。

チャネルプロセッサＣＨＰは、各々のチャネルアダプタ
ＣＨＡ＃Ｏ〜＃３より、フェッチ要求あるいはストア要
求を２時分割式に受は付ける。フェッチ要求の場合には
、記憶制御装置ＭＣＵに対してフェッチオペレーション
を指示する。またストア要求の場合には、データバッフ
ァＤＢからストアデータを読み出して、記憶制御装置Ｍ
ＣＵに対してストアオペレーションを指示する。

チャネルプロセッサＣＨＰは、３２バイトストアのとき
、データバッファＤＢに連続して４サイクル処理要求を
出す。フェッチオペレーションでの結果、記憶制御装置
ＭＣＵより、フェッチデータが転送されて来たときには
、連続して４サイクル、データバッファＤＢに、フェッ
チデータの格納を行う。

この３２バイトフエツチのとき７データがフェッチされ
たことがチャネルプロセッサＣＨＰよりチャネルアダプ
タＣＨＡに通知される。これにより、チャネルアダプタ
ＣＨＡは、データバッファＤＢに対してフェッチ要求を
出し、フェッチデータをチャネルＣＨＵに送出する。

このとき、チャネルプロセッサＣＨＰは、最大３２台の
チャネルＣＨＵよりのフェッチあるいはストアの要求を
受は付けるため処理が連続してしまう可能性がある。そ
こで、チャネルプロセッサＣＨＰがデータバッファＤＢ
に対して連続して要求を出しているとき、チャネルアダ
プタＣＩＡからの処理要求が来たことを、データバッフ
ァＤＢのＣＨＡアクセス検出回路２６２で検出して、チ
ャネルプロセッサＣＨＰに通知する。

チャネルプロセッサＣＨＰは、チャネルアダプタＣＨＡ
からデータバッファＤＢへのアクセス要求があることを
示すこの通知を、ＣＨＰ要求停止回路２７２で検出する
と、ＤＢ要求回路２７１を制御して、チャネルプロセッ
サＣＨＰからデータバッファＤＢへの要求を、４サイク
ルの開停止させ、４サイクル後に再び要求を出すように
させる。

第３図は、第２図におけるＤＢ要求回路２７１およびＣ
ＨＰ要求停止回路２７２の細部構成を示したものである
。

図において、３１〜３４，３６．３９はラッチ。

３５はＯＲゲート、３８および４１はＮＡＮＤゲート、
３７および４０はＡＮＤゲートを示す。

ＤＢ要求回路２７１において、ラッチ３１ないし３４は
、チャネルアダプタＣＨＡ＃Ｏ〜ＣＨＡ＃３の各々から
のフェッチあるいはストアの要求信号を受信したときＯ
Ｎにセットされる。

ＯＲゲート３５は、各ラッチ３１ないし３４のいずれか
がＯＮになったことを検出すると、ランチ３６をＯＮに
セントする。

ラッチ３６がＯＮになると、ＣＨＰ要求停止回路２７２
のＡＮＤゲート３７によって阻止されない限り、データ
バッファＤＢに対して要求信号が送出される。

ＣＨＰ要求停止回路２７２において、ＮＡＮＤゲート３
８の入力にはフェッチ終了信号ＦＥＴＣ）ｌ　ＥＮＤお
よびストア終了信号５ＴＯＩ？Ｅ　ＥＮＤが入力されて
おり、フェッチあるいはストア動作が終了したときラッ
チ３９をＯＮにセットする。

ラッチ３９は、４サイクル（４τ）ごとにＯＦＦにリセ
ットされる。したがって、ラッチ３９の出力は、フェッ
チあるいはストア動作が終了した後。

４サイクルの期間ＯＮに保たれる。

ＡＮＤゲート４０は、ＯＲゲート３５の出力とラッチ３
９の出力がともにＯＮのとき出力をＯＮにする。

ＮＡＮＤゲート４１は、ＡＮＤゲート４０の出力がＯＮ
で、データバッファＤＢのＣＨＡアクセス検出回路から
の通知信号がＯＮのとき、出力をＯＦＦにし、ＡＮＤゲ
ート３７を禁止状態に制御する。

これにより、チャネルプロセッサＣＨＰのＤＢ要求回路
２７１からデータバッファＤＢへ送出される要求信号は
１次のフェッチあるいはストアの要求が存在していて（
ランチ３１〜３４のいずれかがＯＮ）、さらにチャネル
アダプタＣＨＡからのＤＢアクセス要求が発生している
とき（ＣＨＡアクセス検出信号がＯＮ）、先のフェッチ
あるいはストアの動作が終了した後の４サイクルの期間
の間送出を停止され、その４サイクルが経過した後にな
って送出される。

したがって、この４サイクルの期間には、チャネルアダ
プタＣＨＡからのＤＢアクセス要求のみが存在すること
になるので、データバッファＤＢによって受は付けられ
処理される。

〔発明の効果〕

本発明によれば、高い処理能力をもつ装置の処理要求は
必ず受は付けられ、低い処理能力をもつ装置の処理要求
が発生したときにのみ僅かな期間一時的に待たされるに
過ぎず、高速処理が可能であり、また低い処理能力をも
つ装置の処理要求は。

高い処理能力をもつ装置の処理要求と重なっても。

その処理の区切りで必ず受は付けられるので、最大限に
処理能力を発揮させることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す概念図、第２図は本
発明の１実施例システムの構成図、第３図はＤＢ要求回
路およびＣＨＰ要求停止回路の細部構成図である。 第１図中。 １０：処理装置 １０１：優先順位回路 １０２：低処理能力装置要求検出回路 １０３：要求通知回路 １１：高処理能力装置 １１１：要求発生回路 １１２：要求停止回路 １２：低処理能力装置 １２１：要求発生回路

Claims (1)

1. 【特許請求の範囲】 高い処理能力をもつ第１種の装置（１１）と、低い処理
   能力をもつ第２種の装置（１２）とを含む複数の装置を
   、１つの処理装置（１０）に接続し、処理装置（１０）
   は、接続されている複数の装置からの処理要求に応答し
   て処理を実行するように構成された情報処理システムに
   おいて、 前記処理装置（１０）は、第１種の装置（１１）の処理
   要求に基づく処理の実行中に第２種の装置（１２）の処
   理要求が発生したことを検出する第２種装置処理要求検
   出回路（１０２）と、第２種装置処理要求検出回路（１
   ０２）の検出結果に基づき、第１種の装置（１１）に対
   して、第２種の装置（１２）の処理要求が発生したこと
   を通知する第２種装置処理要求発生通知回路（１０３）
   とをそなえ、 前記第１種の装置（１１）は、第２種の装置（１２）の
   処理要求が発生したことを通知されたとき、自処理要求
   を、区切りのよい時点で所定の期間一時停止させる処理
   要求停止回路（１１２）をそなえ、第１種の装置（１１
   ）の処理要求中に第２種の装置（１２）の処理要求が発
   生した場合、第１種の装置（１１）の処理要求を一時停
   止させることにより、第１種および第２種の各装置間で
   処理を平均化することを特徴とする情報処理システムに
   おける処理要求制御方式。