JPS6260045A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6260045A JPS6260045A JP60198454A JP19845485A JPS6260045A JP S6260045 A JPS6260045 A JP S6260045A JP 60198454 A JP60198454 A JP 60198454A JP 19845485 A JP19845485 A JP 19845485A JP S6260045 A JPS6260045 A JP S6260045A
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- Japan
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- packet
- cpu
- computer
- information
- communication
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- Pending
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- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、・ぞケラト形式のデータ伝送を行ない。
処理能率を上げ、高速な伝送速度と複雑な通信制、 御
に対応するようにした通信１１１１卸装置に関するもの
である。
に対応するようにした通信１１１１卸装置に関するもの
である。
（従来の技術）
従来のこの種の通信制御装置の構成例を第４図に示す。
第４図によ、れば、装置内で実行するべき通信制御機能
を複数のマイクロコンピュータを用いて機能を分割し、
ＣＰＵ ２による・ぞケラトの伝送制御手順等のプロト
コル制御と、ＣＰＵ ３によるフレーム同期等の通信制
御回路の制御を並列処理することによって処理効率の向
上を図っている。通信手段Ｃによっで、ＣＰＵ ２が直
接の処理の対象としていない・やグツトの情報部を、ホ
ストコンピュータとＣＰＵ ３の間で直接的に転送（−
１通信制御装置内でのデータ転送の機会を少なくしてい
る。ＣＰＵ １及びＣＰＵ ３から通信手段Ｃ内の共有
メモリ９へのアクセスはＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙ Ａｃｃｅ３ｓ）方式を採っており、データ転送
のスルーグツト向上を図っている。
を複数のマイクロコンピュータを用いて機能を分割し、
ＣＰＵ ２による・ぞケラトの伝送制御手順等のプロト
コル制御と、ＣＰＵ ３によるフレーム同期等の通信制
御回路の制御を並列処理することによって処理効率の向
上を図っている。通信手段Ｃによっで、ＣＰＵ ２が直
接の処理の対象としていない・やグツトの情報部を、ホ
ストコンピュータとＣＰＵ ３の間で直接的に転送（−
１通信制御装置内でのデータ転送の機会を少なくしてい
る。ＣＰＵ １及びＣＰＵ ３から通信手段Ｃ内の共有
メモリ９へのアクセスはＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙ Ａｃｃｅ３ｓ）方式を採っており、データ転送
のスルーグツト向上を図っている。
（発明が解決しようとする問題点）
しかしながら、この従来構成の場合、次のような問題が
ある。
ある。
（１） ・ぐグツトの情報部が長くなり、ＣＰＵ １
お↓びＣＰＵ ３が通信手段Ｃ内の共有メモリ９にアク
セスする頻度が上昇すると、ＣＰＵ １からのアクセ°
スとＣＰＵ ３からのアクセスが衝突する確率が大きく
なり、１回のアクセスに要する平均待ち時間が長くなる
。
お↓びＣＰＵ ３が通信手段Ｃ内の共有メモリ９にアク
セスする頻度が上昇すると、ＣＰＵ １からのアクセ°
スとＣＰＵ ３からのアクセスが衝突する確率が大きく
なり、１回のアクセスに要する平均待ち時間が長くなる
。
（２）通信手段Ｃ内の共有メモリ９ば、ＣＰＵ １、Ｃ
ＰＵ ３双方とも、その制御グログラムやワーキング領
域用のローカルＲＯ〜’［／ＲＡＭと同一のメモリ空間
に割り当てざるをえず、高い伝送速度に対応するために
共有メモリの容量を大きくすると、その分ローカルＲＯ
Ｍ／ＲＡＭの領域は小さくなり、処理が複雑になると対
応が雅しくなる。
ＰＵ ３双方とも、その制御グログラムやワーキング領
域用のローカルＲＯ〜’［／ＲＡＭと同一のメモリ空間
に割り当てざるをえず、高い伝送速度に対応するために
共有メモリの容量を大きくすると、その分ローカルＲＯ
Ｍ／ＲＡＭの領域は小さくなり、処理が複雑になると対
応が雅しくなる。
本発明は、このような従来の問題を解決するものであり
１通信制御装置内でのデータの転送のスルーグツトを向
上させ、伝送速度を高速化し、又、複雑な通信制御にも
対応できる優れた通信制御装置を提供することを目的と
する。
１通信制御装置内でのデータの転送のスルーグツトを向
上させ、伝送速度を高速化し、又、複雑な通信制御にも
対応できる優れた通信制御装置を提供することを目的と
する。
（問題点を解決するだめの手段）
本発明は、上記目的を達成するだめに、通信手段Ｃ内に
設けられる記憶手段として、共有メモリの代りに、入力
データ線と出力データ線を各々独立に有する先入れ先出
しくＦｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ：ＦＩＦ
Ｏ）形式の記憶手段（以下、単にＦＩＦＯと略記する）
を設けるものである。
設けられる記憶手段として、共有メモリの代りに、入力
データ線と出力データ線を各々独立に有する先入れ先出
しくＦｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ：ＦＩＦ
Ｏ）形式の記憶手段（以下、単にＦＩＦＯと略記する）
を設けるものである。
（作用）
本発明は、第４図に示すような従来例に対し、以下のよ
うな改善効果を有する。
うな改善効果を有する。
（１）通信手段Ｃ内の記憶手段に対する、ＣＰＵ １、
ＣＰＵ ３双方からのアクセス競合に起因するデータ転
送のスルーグツトの低下を防ぐ。
ＣＰＵ ３双方からのアクセス競合に起因するデータ転
送のスルーグツトの低下を防ぐ。
（２） 上記のＦＩＦＯ形式の記憶手段は、ＣＰＵ
１、ＣＰＵ ３からみて、アドレスとして１語分の領域
のアドレスしか必要としないため、その分、ローカルＲ
ＯＭＪＡＮを割り当てることのできるメモリ空間を大き
くできる。
１、ＣＰＵ ３からみて、アドレスとして１語分の領域
のアドレスしか必要としないため、その分、ローカルＲ
ＯＭＪＡＮを割り当てることのできるメモリ空間を大き
くできる。
（実施例）
第１図は、本発明の一実施例の構成を示すものである。
本図にもとづき、・ぞグツト送信時の制御方法について
説明する。
説明する。
（１） ホストコンピュータが送信を要求する送信・
２ケツトの情報部を第１のＦＩＦＯ２１に格納するとと
もに、該・Ｐグツトとの対応関係を示す情報および該・
やグツトの送信にかかわる制御情報を第１の共有メモリ
７に格納する。
２ケツトの情報部を第１のＦＩＦＯ２１に格納するとと
もに、該・Ｐグツトとの対応関係を示す情報および該・
やグツトの送信にかかわる制御情報を第１の共有メモリ
７に格納する。
（２） このときの第１の共有メモリ７、第２の共有
メモリ８、及び第１のＦＩＦＯ２１の使用方法を例示す
る（第２図参照）。
メモリ８、及び第１のＦＩＦＯ２１の使用方法を例示す
る（第２図参照）。
第１の共有メモリ７のコマンドワードは、ホストコンピ
ュータが、通信制御装置に対して、通信制御装置の初期
化１回線との接続・切断、・ぞグツトの送信要求々どの
指示内容を設定する領域であり、第２の共有メモリ８の
コマンドワードば、ＣＰＵ ２がＣＰＵ ３に、・９ケ
ツト送出の準備や中断あるいはパケットの再送を指示し
たりするコマンドを設定する領域である。第１の共有メ
モリ７の送信結果データは、・９ケツトを送信し終った
結果をＣＰＵ ２からホストコンピュータに通知するた
めのものであり、第２の共有メモリ８の送信結果データ
は、・ングツト送出中に生じた異常状態などをＣＰＵ
３がＣＰＵ ２に通知するために設けられた領域である
。
ュータが、通信制御装置に対して、通信制御装置の初期
化１回線との接続・切断、・ぞグツトの送信要求々どの
指示内容を設定する領域であり、第２の共有メモリ８の
コマンドワードば、ＣＰＵ ２がＣＰＵ ３に、・９ケ
ツト送出の準備や中断あるいはパケットの再送を指示し
たりするコマンドを設定する領域である。第１の共有メ
モリ７の送信結果データは、・９ケツトを送信し終った
結果をＣＰＵ ２からホストコンピュータに通知するた
めのものであり、第２の共有メモリ８の送信結果データ
は、・ングツト送出中に生じた異常状態などをＣＰＵ
３がＣＰＵ ２に通知するために設けられた領域である
。
ＨＤＬＣアドレスフィールドおよびコントロールフィー
ルドは、ＨＤＬＣ形式（ハイレベルデータリンク制御手
順）の・ゼグツトを送出する場合の例であり、ＣＰＵ
２によって設定される。
ルドは、ＨＤＬＣ形式（ハイレベルデータリンク制御手
順）の・ゼグツトを送出する場合の例であり、ＣＰＵ
２によって設定される。
送信データ長は、送信・ぐグツトの情報部の長さを示す
。
。
（３） ＣＰＵ ２は、第１の共有メモリ７に設定さ
れたコマンドワードに従って処理を行い、その結果、Ｃ
ＰＵ ３が行うべき処理内容を第２の共有メモリ８のコ
マンドワードに格納することによってＣＰＵ ３に指示
し、同時に、 ＨＤＬＣアドレスフィールド、ＨＤＬＣ
コントロールフィールド及ヒ、第１ノＦＩＦＯ２１に格
納されている送信するべき・せケラトの情報部との対応
関係を示す情報も第２の共有メモリ８に転送する。
れたコマンドワードに従って処理を行い、その結果、Ｃ
ＰＵ ３が行うべき処理内容を第２の共有メモリ８のコ
マンドワードに格納することによってＣＰＵ ３に指示
し、同時に、 ＨＤＬＣアドレスフィールド、ＨＤＬＣ
コントロールフィールド及ヒ、第１ノＦＩＦＯ２１に格
納されている送信するべき・せケラトの情報部との対応
関係を示す情報も第２の共有メモリ８に転送する。
（４） ＣＰＵ ３は、第２の共有メモリ８に格納さ
れている制御情報（で従って第１のＦＩＦＯ２１に格納
されている送信・卆グツトの情報部をダイレクトメモリ
アクセス（ＤＭＡ ）制御方式によって通信制御回路１
５を経由して直接・２ケツトを回線に送出する。
れている制御情報（で従って第１のＦＩＦＯ２１に格納
されている送信・卆グツトの情報部をダイレクトメモリ
アクセス（ＤＭＡ ）制御方式によって通信制御回路１
５を経由して直接・２ケツトを回線に送出する。
以上から明らづ・なように、送信・９ケツトの情報部は
、ホストコンピュータに二って第１のＦＩＦＯ２１に一
旦設定されれば、通信制御装置内であらためて、他の記
憶手段に転送されることはない。
、ホストコンピュータに二って第１のＦＩＦＯ２１に一
旦設定されれば、通信制御装置内であらためて、他の記
憶手段に転送されることはない。
第３図は、第１図に示した実施例において、送信用及び
受信用にそれぞれＦＩＦＯを複数個ずつ設けた例である
。送信時、ホストコンピュータは、第１の共有メモリ７
内のＦＴＰＯナンバー領域を用いて、送信するべき・ｐ
ケラトの情報部をどのＦＩＦＯに格納したかを指定する
。この実施例では、例えば、第１のＦＩＦＯ２１に対応
するパケットを通信制御回路１５が回線に送出している
間に、ホストコンピュータは１次に送るべきパケットの
情報部を第１のＦ’ｌＦＯ２１以外の空いているＦＩＦ
Ｏに転送することも可能であり、その、結果、第１図の
実施例以上に各ＣＰＵの並列性が上がり、より高速な伝
送速度（（も対応が可能になると考えられる。
受信用にそれぞれＦＩＦＯを複数個ずつ設けた例である
。送信時、ホストコンピュータは、第１の共有メモリ７
内のＦＴＰＯナンバー領域を用いて、送信するべき・ｐ
ケラトの情報部をどのＦＩＦＯに格納したかを指定する
。この実施例では、例えば、第１のＦＩＦＯ２１に対応
するパケットを通信制御回路１５が回線に送出している
間に、ホストコンピュータは１次に送るべきパケットの
情報部を第１のＦ’ｌＦＯ２１以外の空いているＦＩＦ
Ｏに転送することも可能であり、その、結果、第１図の
実施例以上に各ＣＰＵの並列性が上がり、より高速な伝
送速度（（も対応が可能になると考えられる。
尚、・ｆケラト受信時については、上記送信時と逆の手
順で実行される。
順で実行される。
（発明の効果）
元来、７２ケツトの情報部に含まれるデータのデータ構
造は、順序関係がはっきりと決まっており、逐次的に転
送・格納されるべき性質のデータであり、前後関係を自
由に変えて転送・格納する機会はほとんどない。よって
、そのようなデータセットにアクセスするための窓Ｌ］
は、読み出し時と書き込み時に各々１つあれば十分であ
る。更に、送信・ンケ、トの情報部は、通信制御装置に
とって通信するべき対象ではあるが、通信制御装置が行
な゛ うべき処理の内容を決定するような情報は全く含
んでい々い。
造は、順序関係がはっきりと決まっており、逐次的に転
送・格納されるべき性質のデータであり、前後関係を自
由に変えて転送・格納する機会はほとんどない。よって
、そのようなデータセットにアクセスするための窓Ｌ］
は、読み出し時と書き込み時に各々１つあれば十分であ
る。更に、送信・ンケ、トの情報部は、通信制御装置に
とって通信するべき対象ではあるが、通信制御装置が行
な゛ うべき処理の内容を決定するような情報は全く含
んでい々い。
よって上記に示したような構成の通信制御装置において
、・ングツトの情報部を記憶する記憶手段としてＦＩＦ
Ｏを使用することは、極めて妥当な方法である。
、・ングツトの情報部を記憶する記憶手段としてＦＩＦ
Ｏを使用することは、極めて妥当な方法である。
本発明においては、ＦＩＦＯにおける入力線と出力線を
別々に設けているため、第４図に示した従来の例のよう
に、通信手段Ｃ内の記憶手段に対するアクセス競合は発
生しえず、通信制御回路からのアクセスが一時保留され
るような状態は起こり得ない。よってデータ転送のスル
ー７″７トハ、第１図の従来の方法に比べて大きくなる
。
別々に設けているため、第４図に示した従来の例のよう
に、通信手段Ｃ内の記憶手段に対するアクセス競合は発
生しえず、通信制御回路からのアクセスが一時保留され
るような状態は起こり得ない。よってデータ転送のスル
ー７″７トハ、第１図の従来の方法に比べて大きくなる
。
又、ＦＩＦＯのＣＰＵ １及びＣＰＵ ３のメモリ空間
への割りつけは、１語分の領域を占めるにすぎず、その
結果ＣＰＵ １及びＣＰＵ ３の制御プログラム及びワ
ーキング領域を実装できる範囲は、第４図に示した従来
の例よりも犬〜くなる。
への割りつけは、１語分の領域を占めるにすぎず、その
結果ＣＰＵ １及びＣＰＵ ３の制御プログラム及びワ
ーキング領域を実装できる範囲は、第４図に示した従来
の例よりも犬〜くなる。
第１図は、本発明の一実施例の構成図、第２図は、共有
メモリ及びＦＩＦＯの使用方法を説明する図、第３図は
、本発明の他の実施例の構成図、第４図は、従来例の構
成図である。 １．２．３・・・ＣＰＵ、４，５．６・・・ローカルＲ
ＯＭ、／’ＲＡＭ、 ７ 、８・・・共有メモリ、１０
．１１・・ＤＭＡ制御回路、１２．１３・・・競合制御
回路、１５・・通信制御回路、１６．１７．１８・・・
・ぐス、２１．２２゜２３．２４・・・ＦＩＦＯ０
メモリ及びＦＩＦＯの使用方法を説明する図、第３図は
、本発明の他の実施例の構成図、第４図は、従来例の構
成図である。 １．２．３・・・ＣＰＵ、４，５．６・・・ローカルＲ
ＯＭ、／’ＲＡＭ、 ７ 、８・・・共有メモリ、１０
．１１・・ＤＭＡ制御回路、１２．１３・・・競合制御
回路、１５・・通信制御回路、１６．１７．１８・・・
・ぐス、２１．２２゜２３．２４・・・ＦＩＦＯ０
Claims (1)
- ホストコンピュータに接続し、パケット伝送を行なうた
めの通信制御装置においてホストコンピュータとしての
第１のコンピュータ、伝送制御手順等のプロトコルを実
行する第２のコンピュータ、及びフレーム同期等の通信
制御回路を制御し、パケットの送受信を実行する第３の
コンピュータと、第１のコンピュータと第２のコンピュ
ータとの間の通信手段Ａ、第２のコンピュータと第３の
コンピュータとの間の通信手段Ｂ、及び第１のコンピュ
ータと第３のコンピュータとの間の通信手段Ｃとを備え
、前記通信手段Ｃが、各通信方向毎に、それぞれ独立し
た入力データ線と出力データ線を有する先入れ先出し（
Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：ＦＩＦＯ）形
式の記憶手段を含み、送信するパケットの情報部及び受
信したパケットの情報部のみを通信手段Ｃによって転送
し、当該パケットとの対応関係及び上記の記憶手段の使
用状態を示す情報及び当該パケットの送受信にかかわる
制御情報を通信手段Ａと通信手段Ｂにより転送すること
によりパケットの送受信のための制御情報とパケット情
報部とを別個に管理することを特徴とする通信制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198454A JPS6260045A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198454A JPS6260045A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260045A true JPS6260045A (ja) | 1987-03-16 |
Family
ID=16391373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198454A Pending JPS6260045A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134635A (ja) * | 2007-11-30 | 2009-06-18 | Renesas Technology Corp | マルチプロセッサシステム |
-
1985
- 1985-09-10 JP JP60198454A patent/JPS6260045A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134635A (ja) * | 2007-11-30 | 2009-06-18 | Renesas Technology Corp | マルチプロセッサシステム |
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