JPS61210465A - バツフア制御装置 - Google Patents
バツフア制御装置Info
- Publication number
- JPS61210465A JPS61210465A JP5091985A JP5091985A JPS61210465A JP S61210465 A JPS61210465 A JP S61210465A JP 5091985 A JP5091985 A JP 5091985A JP 5091985 A JP5091985 A JP 5091985A JP S61210465 A JPS61210465 A JP S61210465A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- information
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野ノ
本発明はデータ処理システムに於けるバッファ制御装置
に関する。
に関する。
（従来の技術）
一般にバッファメモリは入力と出力との転送速度の相違
を調整すべく使用される。複数の低速の入出力制御装置
がインタロックバス（要求と応答が１つのバスサイクル
で、要求と応答の間に他者のバス使用は不可）に接続さ
れ、主記憶装置と割込制御装置、中央処理装置とが高速
のスズリットバス（要求と応答が別々のバスサイクルで
、要求サイクルと、応答サイクルの間に他者のバス使用
が可能）に接続されこれら２つのバスをバックアメモリ
で接続した場合、両バスの転送速度の相違をたくみに調
整することができる。
を調整すべく使用される。複数の低速の入出力制御装置
がインタロックバス（要求と応答が１つのバスサイクル
で、要求と応答の間に他者のバス使用は不可）に接続さ
れ、主記憶装置と割込制御装置、中央処理装置とが高速
のスズリットバス（要求と応答が別々のバスサイクルで
、要求サイクルと、応答サイクルの間に他者のバス使用
が可能）に接続されこれら２つのバスをバックアメモリ
で接続した場合、両バスの転送速度の相違をたくみに調
整することができる。
この場合入出力制御装置からのＤＭＡ書込終了に伴う割
込要求は、バッファ制御装量を介して割込制御装置に送
られるが、割込受付はこの割込要求の優先順位（以下こ
れを要求レベルという）が現在処理が行なわれている割
込要求の優先順位（以下これを走行レベルという）よシ
高い時には、その要求は受付けられ入出力制御装置に対
し、受付成功が通知されるが走行レベルよシ要求レベル
が低い時には受付は拒否され受付不可が通知され、再度
、割込要求が促される。
込要求は、バッファ制御装量を介して割込制御装置に送
られるが、割込受付はこの割込要求の優先順位（以下こ
れを要求レベルという）が現在処理が行なわれている割
込要求の優先順位（以下これを走行レベルという）よシ
高い時には、その要求は受付けられ入出力制御装置に対
し、受付成功が通知されるが走行レベルよシ要求レベル
が低い時には受付は拒否され受付不可が通知され、再度
、割込要求が促される。
（発明が解決しようとする問題点）
入出力制御装置からの割込要求はバッファメモリへの転
送終了により発せられるので、割込要求が受付けられた
時点でバッファメモリから主記憶に所要のデータが転送
されているとは限らず、この間のタイミングの調整を必
要とするという問題点がある。
送終了により発せられるので、割込要求が受付けられた
時点でバッファメモリから主記憶に所要のデータが転送
されているとは限らず、この間のタイミングの調整を必
要とするという問題点がある。
また入出力制御装置から中央処理装置へのデータ転送と
してステータス、ＩＤコード等の通知は頻度が少ないた
め、バッファメモリを介さず別ルートで通知されたシ、
入出力命令に対する入出力装置からの応答例えばＡＣＫ
、無応答、ウェイト等もバッファメモリを介さないで別
ルートで行なわれるがこれらもタイミング調整を必要と
するという問題点がある。
してステータス、ＩＤコード等の通知は頻度が少ないた
め、バッファメモリを介さず別ルートで通知されたシ、
入出力命令に対する入出力装置からの応答例えばＡＣＫ
、無応答、ウェイト等もバッファメモリを介さないで別
ルートで行なわれるがこれらもタイミング調整を必要と
するという問題点がある。
そこで本発明ではバッファメモリに対し、ＤＭＡ情報を
ロードしている間に入出力制御装置からの割込みがあっ
た場合には、その割込み情報の割込レベルを使用して、
割込み処理装置に対して割込み要求を送出し、割込みが
受付可であれば、その割込み情報をバッファメモリにロ
ードし、受付不可であればロードしないで入出力制御装
置に対して再度割込み要求を促すことによってバッファ
メモリが空き次第複数のＤＭＡ書込み情報をロードする
と共に１割込み情報をＤＭＡの終了よ〕先行しない様に
ロードしこれによって複数の入出力制御装置からのＤＭ
Ａ書込み情報と割込み情報及びデータ転送情報と入出力
命令に対する応答情報を順次ロードして共通バスのバス
サイクルと同一の・事象をバッファメモリを介して通知
すると共に、高速のＤＭＡ書込みを実現するように構成
したバッファ制御装置を提供するものである。
ロードしている間に入出力制御装置からの割込みがあっ
た場合には、その割込み情報の割込レベルを使用して、
割込み処理装置に対して割込み要求を送出し、割込みが
受付可であれば、その割込み情報をバッファメモリにロ
ードし、受付不可であればロードしないで入出力制御装
置に対して再度割込み要求を促すことによってバッファ
メモリが空き次第複数のＤＭＡ書込み情報をロードする
と共に１割込み情報をＤＭＡの終了よ〕先行しない様に
ロードしこれによって複数の入出力制御装置からのＤＭ
Ａ書込み情報と割込み情報及びデータ転送情報と入出力
命令に対する応答情報を順次ロードして共通バスのバス
サイクルと同一の・事象をバッファメモリを介して通知
すると共に、高速のＤＭＡ書込みを実現するように構成
したバッファ制御装置を提供するものである。
（問題点を解決するための手段）
本発明の装置は、複数の入出力制御装置からのＤＭＡ書
込情報９割込み情報、中央処理装置に対するデータ転送
情報および前記中央処理装置からの入出力命令に対す応
答情報を供給されるロード信号に従って先入れ先出しで
一時格納する先入れ先出しバッファメモリ手段と、前記
先入れ先出しバッファメモリ手段から供給される空エリ
ヤ情報信号に応答して前記バッファメモリ手段に空エリ
ヤが存在するときは空エリヤ存在信号を発生し、空エリ
ヤが存在しないときには空エリヤ無信号を発生する空エ
リヤ管理手段と、前記複数の入出力制御装置からの前記
ＤＭＡ書込情報の転送終了に伴なう第１め割込み要求の
供給をうけ前記空エリヤ管理手段が空エリヤ存在信号を
発生しているときには前記第１の割込み要求の中の割込
みレベルによ）外部に対し第２の割込み要求を送出する
割込み要求手段と、前記空エリヤ存在信号の供給に応答
して前記ＤＭＡ書込情報、データ転送情報および応答情
報を前記先入れ先出しバッファメモリ手段に格納するこ
とを示す前記ｐ−ド信号を前記先入れ先出しバッファメ
モリ手段に供給しかつ前記入出力命令の実行可能を示す
入出力命令実行可能信号を外部に供給し、前記第２の割
込み要求に対する応答として外部から供給される割込み
応答受付可を示す割込み応答受付可信号に応答して前記
第１の割込み要求に対する割込み情報を前記先入れ先出
しバッファメモリ手段に格納することを示す前記ロード
信号を前記先入れ先出しバッファメモリ手段に供給しロ
ード制御終了時に前記複数の入出力制御装置に応答信号
を供給するロード制御手段とを含んで構成される。
込情報９割込み情報、中央処理装置に対するデータ転送
情報および前記中央処理装置からの入出力命令に対す応
答情報を供給されるロード信号に従って先入れ先出しで
一時格納する先入れ先出しバッファメモリ手段と、前記
先入れ先出しバッファメモリ手段から供給される空エリ
ヤ情報信号に応答して前記バッファメモリ手段に空エリ
ヤが存在するときは空エリヤ存在信号を発生し、空エリ
ヤが存在しないときには空エリヤ無信号を発生する空エ
リヤ管理手段と、前記複数の入出力制御装置からの前記
ＤＭＡ書込情報の転送終了に伴なう第１め割込み要求の
供給をうけ前記空エリヤ管理手段が空エリヤ存在信号を
発生しているときには前記第１の割込み要求の中の割込
みレベルによ）外部に対し第２の割込み要求を送出する
割込み要求手段と、前記空エリヤ存在信号の供給に応答
して前記ＤＭＡ書込情報、データ転送情報および応答情
報を前記先入れ先出しバッファメモリ手段に格納するこ
とを示す前記ｐ−ド信号を前記先入れ先出しバッファメ
モリ手段に供給しかつ前記入出力命令の実行可能を示す
入出力命令実行可能信号を外部に供給し、前記第２の割
込み要求に対する応答として外部から供給される割込み
応答受付可を示す割込み応答受付可信号に応答して前記
第１の割込み要求に対する割込み情報を前記先入れ先出
しバッファメモリ手段に格納することを示す前記ロード
信号を前記先入れ先出しバッファメモリ手段に供給しロ
ード制御終了時に前記複数の入出力制御装置に応答信号
を供給するロード制御手段とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例を示すブロック図である。第
１図のバッファ制御装置は第４および第２のインタフェ
ース回路１１．１６とバッファメモリ回路１２と、ロー
ド制御回路１３と、空エリア管理回路１４と、割込み要
求回路１５とから構成これる。
１図のバッファ制御装置は第４および第２のインタフェ
ース回路１１．１６とバッファメモリ回路１２と、ロー
ド制御回路１３と、空エリア管理回路１４と、割込み要
求回路１５とから構成これる。
第２図は第１図のバッファ制御装置のシステムに於ける
位置づけを示すものである。第２図に於いて、バッファ
制御装置１０と第１〜第３の人出力制御装置５０，６０
．７０との間は共通バス１００により接続され、中央処
理装置２０と主記憶装置４０との間はデータ制御装置３
０とそれぞれのバス３００ 、４００ により接続さ
れ、バッファ制御装置ｌＯとデータ制御装置３０との間
はバス２００により接続しである。第１〜第３の入出力
制御装置５０．６０．７０は、それぞれバッファ制御装
置１０を介して主記憶装置４０に対して０Ｍ人転送を行
い、中央処理装置２０に対して割込み要求及びデータ転
送、入出力命令に対する応答を送出することができる。
位置づけを示すものである。第２図に於いて、バッファ
制御装置１０と第１〜第３の人出力制御装置５０，６０
．７０との間は共通バス１００により接続され、中央処
理装置２０と主記憶装置４０との間はデータ制御装置３
０とそれぞれのバス３００ 、４００ により接続さ
れ、バッファ制御装置ｌＯとデータ制御装置３０との間
はバス２００により接続しである。第１〜第３の入出力
制御装置５０．６０．７０は、それぞれバッファ制御装
置１０を介して主記憶装置４０に対して０Ｍ人転送を行
い、中央処理装置２０に対して割込み要求及びデータ転
送、入出力命令に対する応答を送出することができる。
第１図において、第１のインク７工−ス回路１１は共通
バス１００に接続され、入出力制御装置５０゜６０．７
０等との間でインタフェースを行うためのものである。
バス１００に接続され、入出力制御装置５０゜６０．７
０等との間でインタフェースを行うためのものである。
第２のインタフェース回路１６はバス２００に接続され
、データ制御装置３０との間でインタフェースを行うた
めのものである。
、データ制御装置３０との間でインタフェースを行うた
めのものである。
第１図において、ＤＭＡ書込み情報とデータ転送情報、
入出力命令に対する入出力制御装置５０゜６０．７０等
からの応答情報はバッファメモリ回路１２に格納され、
順次第２のインタフェース回路１６を介してデータ制御
装置３ｏへ転送される。
入出力命令に対する入出力制御装置５０゜６０．７０等
からの応答情報はバッファメモリ回路１２に格納され、
順次第２のインタフェース回路１６を介してデータ制御
装置３ｏへ転送される。
ロード制御回路１３は空エリア管理回路１４から信号＠
ｅを介して送出される第１のロード可否信号と、割込要
求回路１５から信号線ｆを介して送出される第２のロー
ド可否信号とに従い、信号線ｄを介してバッファメモリ
回路１２に対しロード信号を送出しロードの指示を行い
、かつ信号線ｎを介して中央処理装置２０に対し入出力
命令実行可否信号を送出する。ロード制御回路１３はバ
ックアメモリ回路１２にデータをロードした後、または
割込み要求回路１５から第２のロード可否信号が送出さ
れてきたときには信号線Ｃ上のバス応答信号によりバス
サイクルを終了させるべく、第１のインタフェース回路
１１を介して第１またけ第２、あるいは第３の入出力制
御装置５０，６０゜７０へ応答を返送する。
ｅを介して送出される第１のロード可否信号と、割込要
求回路１５から信号線ｆを介して送出される第２のロー
ド可否信号とに従い、信号線ｄを介してバッファメモリ
回路１２に対しロード信号を送出しロードの指示を行い
、かつ信号線ｎを介して中央処理装置２０に対し入出力
命令実行可否信号を送出する。ロード制御回路１３はバ
ックアメモリ回路１２にデータをロードした後、または
割込み要求回路１５から第２のロード可否信号が送出さ
れてきたときには信号線Ｃ上のバス応答信号によりバス
サイクルを終了させるべく、第１のインタフェース回路
１１を介して第１またけ第２、あるいは第３の入出力制
御装置５０，６０゜７０へ応答を返送する。
次に第３図に示すバッファ制御回路１ｏの動作フロー図
と、第４図に示すバッファリングの状態図に基づい動作
の説明を行う。
と、第４図に示すバッファリングの状態図に基づい動作
の説明を行う。
まず、第１の入出力制御装置５０から送出された人ｌ〜
人、までの情報のＤＭＡ書込み動作が開始され、次に任
意の時刻に第２の入出力制御装置６０から送出され九Ｂ
１〜Ｂ、ｔでの情報のＤＭＡ書込み動作が開始されたも
のとする。割込みが発生するまでは、空エリア管理回路
１４によってバッファメモリ回路１２に空エリアがある
ことを検出したならはロード制御回路１３によって第１
のインタフェース回路１１から信号線すを介しバッファ
メモリ回路１２に対しＤＭＡ書込み情報が第４図に示す
ごとくロードされていく。一方バッファメモリ回路１２
は第２のインタフェース回路１６を介して信号線ｍＫＤ
ＭＡ情報を順次送出して主記憶装置４０へ転送する。こ
の場合Ａ１〜Ａ、、８１〜Ｂ、はそれぞれ到着した順位
に応じて転送される。
人、までの情報のＤＭＡ書込み動作が開始され、次に任
意の時刻に第２の入出力制御装置６０から送出され九Ｂ
１〜Ｂ、ｔでの情報のＤＭＡ書込み動作が開始されたも
のとする。割込みが発生するまでは、空エリア管理回路
１４によってバッファメモリ回路１２に空エリアがある
ことを検出したならはロード制御回路１３によって第１
のインタフェース回路１１から信号線すを介しバッファ
メモリ回路１２に対しＤＭＡ書込み情報が第４図に示す
ごとくロードされていく。一方バッファメモリ回路１２
は第２のインタフェース回路１６を介して信号線ｍＫＤ
ＭＡ情報を順次送出して主記憶装置４０へ転送する。こ
の場合Ａ１〜Ａ、、８１〜Ｂ、はそれぞれ到着した順位
に応じて転送される。
第１の入出力制御装置５０がＤＭＡ転送を終了し、割込
み要求をした場合、割込み要求回路１５は信号線す上の
割込み情報と信号＃ｇ上の割込レベルとに応答してデー
タ制御装置３０へ信号線ｋを介して割込み要求を行う。
み要求をした場合、割込み要求回路１５は信号線す上の
割込み情報と信号＃ｇ上の割込レベルとに応答してデー
タ制御装置３０へ信号線ｋを介して割込み要求を行う。
データ制御装置３０は現在の走行レベルと要求された割
込レベルとを比較し、割込レベルが高くて受付は可でお
ればパス２００を介して信号線ｌ上に割込み応答受付は
可を表わす信号を送出する。空エリア管理回路１４よシ
信号細ｉを介して常時送出されている空エリア有無信号
が空を示しているならば割込み要求回信号線す上の割込
み情報をロードさせる。しかし信号ＮＭ／上の信号が割
込み応答受付は不可を表わすものであったならば、走行
レベルよりも要求レベルが低いため、再度、割込みを発
生すべく割込要求回路１５および信号線ｆ、ロード制御
回路１３を経て促しのためのパス応答を信号ｉｃを介し
て返送する。信号線ｉ上の空エリア有無信号が無を表わ
しているならば、有となるまで処理は待たされる。
込レベルとを比較し、割込レベルが高くて受付は可でお
ればパス２００を介して信号線ｌ上に割込み応答受付は
可を表わす信号を送出する。空エリア管理回路１４よシ
信号細ｉを介して常時送出されている空エリア有無信号
が空を示しているならば割込み要求回信号線す上の割込
み情報をロードさせる。しかし信号ＮＭ／上の信号が割
込み応答受付は不可を表わすものであったならば、走行
レベルよりも要求レベルが低いため、再度、割込みを発
生すべく割込要求回路１５および信号線ｆ、ロード制御
回路１３を経て促しのためのパス応答を信号ｉｃを介し
て返送する。信号線ｉ上の空エリア有無信号が無を表わ
しているならば、有となるまで処理は待たされる。
一方、第３の入出力制御装置７０からの中央処理装置２
０に対するステータス情報等のデータ転送はＤＭＡ書込
み情報と同様に信号ＩＩＭｅ上の第１のロード可否信号
が可を表わしているならば信号線すを介してバッファメ
モリ回路１２にロードされる。ロード制御回路１３から
送出される信号線ｎは中央処理装置２０が入出力命令を
実行し、起動された入出力制御装置５０〜７０の内いず
れかが応答する際、その応答情報例えばＡＣＫ、ウェイ
ト、無応答といった情報をバッファメモリ１２を介して
中央処理装置２０へ返答するものである。
０に対するステータス情報等のデータ転送はＤＭＡ書込
み情報と同様に信号ＩＩＭｅ上の第１のロード可否信号
が可を表わしているならば信号線すを介してバッファメ
モリ回路１２にロードされる。ロード制御回路１３から
送出される信号線ｎは中央処理装置２０が入出力命令を
実行し、起動された入出力制御装置５０〜７０の内いず
れかが応答する際、その応答情報例えばＡＣＫ、ウェイ
ト、無応答といった情報をバッファメモリ１２を介して
中央処理装置２０へ返答するものである。
ちなみに、中央処理装置２０は命令実行終了まで次のス
テップに進めないため、結果的にバッファメモリ回路１
２を介して応答が返送されるまで待たされる事になる。
テップに進めないため、結果的にバッファメモリ回路１
２を介して応答が返送されるまで待たされる事になる。
主記憶装置４０の転送能力は共通パス１００の転送能力
に比べ高いためバッファメモリ回路１２の空エリアが無
い場合に生ずる共通パスのロック時間は非常に小さく、
見かけ上、共通バス１００は最大能力で転送可能である
。
に比べ高いためバッファメモリ回路１２の空エリアが無
い場合に生ずる共通パスのロック時間は非常に小さく、
見かけ上、共通バス１００は最大能力で転送可能である
。
第２の入出力制御装置６０からの情報Ｂ１％Ｂ。
のＤＭＡ書込みが終了した後の割込み処理も、第１の入
出力制御装＠−５０の場合と同様であるため動作の説明
は省略する。
出力制御装＠−５０の場合と同様であるため動作の説明
は省略する。
割込み要求はＤＭＡの終了時に発生するものであるため
、バッファメモリ回路１２からの出力は順序が正しくな
ければならない。また第１あるいは第２の入出力制御装
置５０．６０から発生した割込み要求も、第３の入出力
制御装置７０の起動した中央処理装置２０へのデータ転
送も早く到着したものから順次処理されなければならな
い。よってバッファメモリ回路１２へのデータの通過事
象は共通パス２００への通過事象と同じにするため、バ
ッファメモリ回路１２は先入れ先出しメモリ回路となる
。また、バッファメモリ回路１２は第１および第２の入
出力制御装置の区別をせず、しかも第３の入出力制御装
置７０からも入力可能でおり、割込み信号の通過もＤＭ
Ａ書込み時でなく一般のアテンシ璽ン割込み等信の入出
力制御装置から任意に受付は制御することができる。一
方、データ制御装置３０から割込み要求回路１５に対し
て受付は可を通知してから、実際の割込み情報が信号線
すを経由してバッファメモリ回路１２を通過し、第２−
のインタフェース回路１６からデータ制御蟻Ｘ３０に到
着するまでの時間は、バッファメモリ回路１２と主記憶
装置４０との間の転送能力に依存するがこの転送速度は
第１および第２の入出力制御装置５０．６０の転送速度
に比べて高速であるため、割込み処理に至るまでの時間
への影響は少ない。又、バッファメモリ回路１２はＤＭ
Ａ書込み情報、データ転送情報および入出力命令に対す
る応答情報がパイプライン的にデータ制御装置３０に向
って一方向に通過するので、中央処理装置２０への入出
力制御装［５０，６０゜７０からのデータ転送、入出力
命令に対する応答情報の転送通路を別に設ける事なく、
バッファメモリ回路の空エリアを管理するのみで、デー
タ制御装置３０へ転送制御が行える。
、バッファメモリ回路１２からの出力は順序が正しくな
ければならない。また第１あるいは第２の入出力制御装
置５０．６０から発生した割込み要求も、第３の入出力
制御装置７０の起動した中央処理装置２０へのデータ転
送も早く到着したものから順次処理されなければならな
い。よってバッファメモリ回路１２へのデータの通過事
象は共通パス２００への通過事象と同じにするため、バ
ッファメモリ回路１２は先入れ先出しメモリ回路となる
。また、バッファメモリ回路１２は第１および第２の入
出力制御装置の区別をせず、しかも第３の入出力制御装
置７０からも入力可能でおり、割込み信号の通過もＤＭ
Ａ書込み時でなく一般のアテンシ璽ン割込み等信の入出
力制御装置から任意に受付は制御することができる。一
方、データ制御装置３０から割込み要求回路１５に対し
て受付は可を通知してから、実際の割込み情報が信号線
すを経由してバッファメモリ回路１２を通過し、第２−
のインタフェース回路１６からデータ制御蟻Ｘ３０に到
着するまでの時間は、バッファメモリ回路１２と主記憶
装置４０との間の転送能力に依存するがこの転送速度は
第１および第２の入出力制御装置５０．６０の転送速度
に比べて高速であるため、割込み処理に至るまでの時間
への影響は少ない。又、バッファメモリ回路１２はＤＭ
Ａ書込み情報、データ転送情報および入出力命令に対す
る応答情報がパイプライン的にデータ制御装置３０に向
って一方向に通過するので、中央処理装置２０への入出
力制御装［５０，６０゜７０からのデータ転送、入出力
命令に対する応答情報の転送通路を別に設ける事なく、
バッファメモリ回路の空エリアを管理するのみで、デー
タ制御装置３０へ転送制御が行える。
本実施例では第１のロード可否信号（信号ｙｓｅ＞と空
エリヤ有無信号（信号線ｉ）とは別信号として説明した
が共用できることは明かである。また同様にして第２の
ロード可否信号（信号線ｆ）と割込み受付可否信号（信
号＆／）も共用できることは明かである。
エリヤ有無信号（信号線ｉ）とは別信号として説明した
が共用できることは明かである。また同様にして第２の
ロード可否信号（信号線ｆ）と割込み受付可否信号（信
号＆／）も共用できることは明かである。
（発明の効果）
本発明には、一つのバッファ制御装置の内部に空エリア
管理回路と、割込み要求回路と、ロード制御回路とを設
置して組合せ、これによってＤＭＡ情報、データ転送情
報、入出力命令の応答情報のロードと、割込み情報のロ
ードとを制御するように構成したことにより、複数の高
速ＤＭＡ転送。
管理回路と、割込み要求回路と、ロード制御回路とを設
置して組合せ、これによってＤＭＡ情報、データ転送情
報、入出力命令の応答情報のロードと、割込み情報のロ
ードとを制御するように構成したことにより、複数の高
速ＤＭＡ転送。
割込要求、データ転送入出力命令の応答とを順序付けで
きバス間の転送速度を調整しながらかつ特別のタイミン
グ調整回路や迂回回路を削除できるという効果がある。
きバス間の転送速度を調整しながらかつ特別のタイミン
グ調整回路や迂回回路を削除できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
バッファ制御装置を有するシステムのブロック図、第３
図は第１図の動作フローチャート、第４図はバッファリ
ングの状態図である。 １０・・・・・・バッファ制御装置、１１．１６・・・
・・・インタフェース回路、１２・・・・・・バッファ
メモリ回路、１３・・・・・・ロード制御回路、１４・
・・・・・空エリア管理回路、１５・・・・・・割込要
求回路、２０・・・・・・中央処理装置、３０・・・・
・・データ制御装置、４０・・・・・・主記憶装置、５
０，６０．７０・・・・・・入出力制御装置、１００．
２００，３００，４００・−・・・・バス、ａＡ−ｎ−
−−−−・信号線。 代理人 弁理士 内 原 晋 （λ１−′Ｉ （−。 ￥−Ｚ面
バッファ制御装置を有するシステムのブロック図、第３
図は第１図の動作フローチャート、第４図はバッファリ
ングの状態図である。 １０・・・・・・バッファ制御装置、１１．１６・・・
・・・インタフェース回路、１２・・・・・・バッファ
メモリ回路、１３・・・・・・ロード制御回路、１４・
・・・・・空エリア管理回路、１５・・・・・・割込要
求回路、２０・・・・・・中央処理装置、３０・・・・
・・データ制御装置、４０・・・・・・主記憶装置、５
０，６０．７０・・・・・・入出力制御装置、１００．
２００，３００，４００・−・・・・バス、ａＡ−ｎ−
−−−−・信号線。 代理人 弁理士 内 原 晋 （λ１−′Ｉ （−。 ￥−Ｚ面
Claims (1)
- 【特許請求の範囲】 複数の入出力制御装置からのＤＭＡ書込情報、割込み情
報、中央処理装置に対するデータ転送情報および前記中
央処理装置からの入出力命令に対す応答情報を供給され
るロード信号に従って先入れ先出しで一時格納する先入
れ先出しバッファメモリ手段と、 前記先入れ先出しバッファメモリ手段から供給される空
エリヤ情報信号に応答して前記バッファメモリ手段に空
エリヤが存在するときは空エリヤ存在信号を発生し、空
エリヤが存在しないときには空エリヤ無信号を発生する
空エリヤ管理手段と、前記複数の入出力制御装置からの
前記ＤＭＡ書込情報の転送終了に伴なう第１の割込み要
求の供給をうけ前記空エリヤ管理手段が空エリヤ存在信
号を発生しているときには前記第１の割込み要求の中の
割込みレベルにより外部に対し第２の割込み要求を送出
する割込み要求手段と、 前記空エリヤ存在信号の供給に応答して前記ＤＭＡ書込
情報、データ転送情報および応答情報を前記先入れ先出
しバッファメモリ手段に格納することを示す前記ロード
信号を前記先入れ先出しバッファメモリ手段に供給しか
つ前記入出力命令の実行可能を示す入出力命令実行可能
信号を外部に供給し、前記第２の割込み要求に対する応
答として外部から供給される割込み応答受付可を示す割
込み応答受付可信号に応答して前記第１の割込み要求に
対する割込み情報を前記先入れ先出しバッファメモリ手
段に格納することを示す前記ロード信号を前記先入れ先
出しバッファメモリ手段に供給しロード制御終了時に前
記複数の入出力制御装置に応答信号を供給するロード制
御手段とを含むことを特徴とするバッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091985A JPS61210465A (ja) | 1985-03-14 | 1985-03-14 | バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091985A JPS61210465A (ja) | 1985-03-14 | 1985-03-14 | バツフア制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210465A true JPS61210465A (ja) | 1986-09-18 |
Family
ID=12872199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091985A Pending JPS61210465A (ja) | 1985-03-14 | 1985-03-14 | バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336577A2 (en) * | 1988-04-07 | 1989-10-11 | Tandem Computers Incorporated | Dynamic burst control for data transfers |
-
1985
- 1985-03-14 JP JP5091985A patent/JPS61210465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336577A2 (en) * | 1988-04-07 | 1989-10-11 | Tandem Computers Incorporated | Dynamic burst control for data transfers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5822618A (en) | System for automatically switching to DMA data transfer mode to load and unload data frames when there are excessive data frames in memory buffer | |
| US6065102A (en) | Fault tolerant multiple client memory arbitration system capable of operating multiple configuration types | |
| CA1318037C (en) | Data processing system bus architecture | |
| US5131085A (en) | High performance shared main storage interface | |
| KR910007643B1 (ko) | 펜디드 버스를 이용하는 인터럽트를 제공하기 위한 장치 및 방법 | |
| US5410650A (en) | Message control system for data communication system | |
| GB2365288A (en) | Bus arbitration system | |
| US5974479A (en) | System for executing, canceling, or suspending a DMA transfer based upon internal priority comparison between a DMA transfer and an interrupt request | |
| JPS621057A (ja) | 転送制御装置 | |
| JPS61210465A (ja) | バツフア制御装置 | |
| US7916146B1 (en) | Halt context switching method and system | |
| JPS6252342B2 (ja) | ||
| JPS6239792B2 (ja) | ||
| JPS60193044A (ja) | デ−タバツフア装置 | |
| JPS58182737A (ja) | 情報処理装置 | |
| JPS5836382B2 (ja) | 共用バス制御方式 | |
| JPH09219716A (ja) | データ転送制御方式 | |
| JPH04160662A (ja) | 回線制御装置 | |
| JPH0512219A (ja) | プロセス転送方式 | |
| JP2000298639A (ja) | 送出回路、受信回路、インタフェース回路、システム制御装置、入出力制御装置、情報処理装置 | |
| JPH04192028A (ja) | プリンタ送出データの制御方式 | |
| JPS6225359A (ja) | 情報処理システムにおける処理要求制御方式 | |
| JPH0227405A (ja) | プログラマブルコントローラ | |
| JPS63228488A (ja) | 先入れ先出し記憶装置 | |
| JPS63204348A (ja) | 情報処理システムのデータ入出力制御方法 |