JPS58197561A - 共有メモリ方式 - Google Patents
共有メモリ方式Info
- Publication number
- JPS58197561A JPS58197561A JP7941082A JP7941082A JPS58197561A JP S58197561 A JPS58197561 A JP S58197561A JP 7941082 A JP7941082 A JP 7941082A JP 7941082 A JP7941082 A JP 7941082A JP S58197561 A JPS58197561 A JP S58197561A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- switching
- data
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は共有メモリ方式、特にプロセッサからの制御信
号によりメモリ使用権を与える共有メモリ方式に関する
ものである。
号によりメモリ使用権を与える共有メモリ方式に関する
ものである。
共有メモリシステムにおける代表的な回路にアビタ（一
種の選択回路）がある。
種の選択回路）がある。
アービタとは、競合する要求信号のうちから適当な優先
規則の下でただ一つの信号を選択してメモリの使用権を
与え、他を待機させるように制御する回路である。
規則の下でただ一つの信号を選択してメモリの使用権を
与え、他を待機させるように制御する回路である。
アービタを用いた共有メモリシステムについて第１図お
よび第２図を参照して説明する。
よび第２図を参照して説明する。
第１図において、１□、ａｓｓ、Ｉｎはプロセッサ、２
はアービタ、３はメモリである。
はアービタ、３はメモリである。
かかる共有メモリシステムの動作は次の通りである。
（１）まず、ｎ個のプロセッサ１□、・・・、Ｉｎのう
ちのいずれか少なくとも１個から書込み、読出し要求信
号ｒｂ・・−・、ｒｎが出されると、アービタ２はメモ
リ６へ要求信号Ｒを出す。
ちのいずれか少なくとも１個から書込み、読出し要求信
号ｒｂ・・−・、ｒｎが出されると、アービタ２はメモ
リ６へ要求信号Ｒを出す。
（２）要求信号Ｒに対する応答として、メモリ６から承
認信号Ａが出されると、アービタ２は上記（１）で要求
信号を出しているプロセッサのうち、ただ一つのプロセ
ッサ１１に対する承認信号ａ□を出す。
認信号Ａが出されると、アービタ２は上記（１）で要求
信号を出しているプロセッサのうち、ただ一つのプロセ
ッサ１１に対する承認信号ａ□を出す。
（６） プロセッサ１１の要求信号ｒ工が切れるとア
−ビタ２は要求信号Ｒを切り、その結果メモリ６から承
認信号Ａが出なくなると上記（１）へ戻り、この繰返し
が行われる。
−ビタ２は要求信号Ｒを切り、その結果メモリ６から承
認信号Ａが出なくなると上記（１）へ戻り、この繰返し
が行われる。
プロセッサ１１からプロセッサ１ｊ（または１Ｊ→１１
）に共有メモリを介してデータを引き渡す場合のタイム
チャートを第２図に示す。
）に共有メモリを介してデータを引き渡す場合のタイム
チャートを第２図に示す。
４はプロセッサ１１の書込みデータ、５はプロセッサ１
ｊの読出しデータを示しており、アービタ２は唯一の要
求信号を選択してメモリ６の使用権を与えるため、プロ
セッサ１Ｊはプロセッサ１１がメモリ３へのデータの書
込みを完ｒするまではメモリの内容を読出すことができ
ない。同様にプロセッサ１１はプロセッサ１Ｊがメモリ
の内容を完全に読出すまではメモリ６への次の書込みが
できない。
ｊの読出しデータを示しており、アービタ２は唯一の要
求信号を選択してメモリ６の使用権を与えるため、プロ
セッサ１Ｊはプロセッサ１１がメモリ３へのデータの書
込みを完ｒするまではメモリの内容を読出すことができ
ない。同様にプロセッサ１１はプロセッサ１Ｊがメモリ
の内容を完全に読出すまではメモリ６への次の書込みが
できない。
上記したような共有メモリ方式を、ディ／タル情報、ア
ナログ情報、および音声情報などを多重化して高速伝送
するような、メモリへのアクセスが頻繁となるシステム
に適用した場合には、データ伝送遅延時間の増大、プロ
セッサの利用率の低下などが生じ、問題となっている。
ナログ情報、および音声情報などを多重化して高速伝送
するような、メモリへのアクセスが頻繁となるシステム
に適用した場合には、データ伝送遅延時間の増大、プロ
セッサの利用率の低下などが生じ、問題となっている。
本発明は上記した問題点を解消するもので、効率のよい
データ伝送を実現できる新規な共有メモリ方式の提供を
目的とする。
データ伝送を実現できる新規な共有メモリ方式の提供を
目的とする。
すなわち、本発明はプロセッサからの制御信号によりメ
モリの使用権を与え、かつ見かけ上（ソフトウェア上）
同一アトレスとしてアクセス可能な複数のメモリを切換
えながら動作させることを特徴とするものである。
モリの使用権を与え、かつ見かけ上（ソフトウェア上）
同一アトレスとしてアクセス可能な複数のメモリを切換
えながら動作させることを特徴とするものである。
第６図および第４図を参照して本発明の一実施例につい
て説明する。
て説明する。
第６図は本発明の共有メモリシステムの概略を示したも
のであり、６１．６ 、、はプロセッサ、７ 、、７２
はレジスタ切換ゲート、８１＋ ８２はメモリ、９はイ
ンタフェース回路、１０１゜１０２は論理スイッチであ
る。
のであり、６１．６ 、、はプロセッサ、７ 、、７２
はレジスタ切換ゲート、８１＋ ８２はメモリ、９はイ
ンタフェース回路、１０１゜１０２は論理スイッチであ
る。
ここでは、プロセッサ６１がメモリ８ 、、８２に書込
んだデータをプロセッサ６２が読出す場合について説明
する。
んだデータをプロセッサ６２が読出す場合について説明
する。
いま、プロセッサ６１からのデータがメモリ８１に書込
まれている最中であると実る。プロセッサ６□はメモリ
８１に必要量のデータが書込“まれると直ちに制御信号
を送出する。その制＃伯号はインタフェース回路９を介
してプロセッサ６１に送り込まれる。
まれている最中であると実る。プロセッサ６□はメモリ
８１に必要量のデータが書込“まれると直ちに制御信号
を送出する。その制＃伯号はインタフェース回路９を介
してプロセッサ６１に送り込まれる。
プロセッサ６１はこの制御信号をトリガとして切換信号
をインタフェース回路９を介して出力する。切換信号は
レジスタ切換ゲート７、．７゜に入力され、これにより
論理スイッチ１０１゜１０２が切換えられる。
をインタフェース回路９を介して出力する。切換信号は
レジスタ切換ゲート７、．７゜に入力され、これにより
論理スイッチ１０１゜１０２が切換えられる。
このスイッチ切換えにより、メモリ８１に蓄積されてい
たプロセッサ６１からのデータはプ１１セッサ６２によ
り読出しが開始される。
たプロセッサ６１からのデータはプ１１セッサ６２によ
り読出しが開始される。
一方、これと同時に引続きプロセッサ６１からデータは
メモリ８２に書込−まれる。以上のタイムチャートを第
４図に示す。
メモリ８２に書込−まれる。以上のタイムチャートを第
４図に示す。
このように、見かけ上（ソフトウェア」二）は同一のア
ドレスを持つ２つのメモリを切換えながら使用すること
により、一方のメモリにデータを書込みながら他方のメ
モリからはデータを読み出すという２つの動作を同時に
実行することが可能となる。
ドレスを持つ２つのメモリを切換えながら使用すること
により、一方のメモリにデータを書込みながら他方のメ
モリからはデータを読み出すという２つの動作を同時に
実行することが可能となる。
なお、双方向の書込み、読出しを行う場合には、プロセ
ッサ６２からプロセッサ６．にデータを送信するだめの
共有レジスタを別に設置すればよい。
ッサ６２からプロセッサ６．にデータを送信するだめの
共有レジスタを別に設置すればよい。
以上説明してきたように、本発明によれば、同一アドレ
スを有する複数のメモリの切換え使用により、複数のプ
ロセッサがデータの書込み、読出しの動作を並行して行
えるため、データの伝送効率が向上すると共にデータの
応答時間が速くなる。
スを有する複数のメモリの切換え使用により、複数のプ
ロセッサがデータの書込み、読出しの動作を並行して行
えるため、データの伝送効率が向上すると共にデータの
応答時間が速くなる。
第１図および第２図は従来例の説明図であって、第１図
はブロック図、第２図はデータ引渡しのタイムチャート
、第６図および第４図は本発明の一実施例の説明図であ
って、第６図はブロック図、第４図はデータ引渡しのタ
イムチャートである。 ４：書込みデータ、５：読出しデータ、６１．６２：プ
ロセッサ、 ７ □、７２：レジスタ切換ゲート、 ８ 、、８２：メモリ、９：インタフェース回路、１０
０． １０ 、、：論理スイッチ。 Ｙ １ 昭 箔 ２ 圀 ５ ５
はブロック図、第２図はデータ引渡しのタイムチャート
、第６図および第４図は本発明の一実施例の説明図であ
って、第６図はブロック図、第４図はデータ引渡しのタ
イムチャートである。 ４：書込みデータ、５：読出しデータ、６１．６２：プ
ロセッサ、 ７ □、７２：レジスタ切換ゲート、 ８ 、、８２：メモリ、９：インタフェース回路、１０
０． １０ 、、：論理スイッチ。 Ｙ １ 昭 箔 ２ 圀 ５ ５
Claims (1)
- 【特許請求の範囲】 １、 複数個の互いに独立なプロセッサが特定のメモリ
を共有するマルチプロセッサシステムにおいて、各プロ
セッサからの制御信号によりメモリの使用権を与え、か
つ見かけ上（ソフトウェア上）同一アドレスとしてアク
セス可能な複数のメモリを切換えながら動作させること
を特徴とする共有メモリ方式。 ２、 メモリの切換えは、一つのプロセッサからの制御
信号をトリガとして他のプロセッサから出力される切換
信号によって行うことを特徴とする特許請求の範囲第１
項記載の共有メモリカ式３、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941082A JPS58197561A (ja) | 1982-05-12 | 1982-05-12 | 共有メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941082A JPS58197561A (ja) | 1982-05-12 | 1982-05-12 | 共有メモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197561A true JPS58197561A (ja) | 1983-11-17 |
Family
ID=13689087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7941082A Pending JPS58197561A (ja) | 1982-05-12 | 1982-05-12 | 共有メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178573A (ja) * | 1984-02-24 | 1985-09-12 | Hitachi Ltd | データベース・マシン |
| EP0169909A1 (en) * | 1984-01-28 | 1986-02-05 | Fanuc Ltd. | Auxiliary memory device |
| JPH01236346A (ja) * | 1988-03-17 | 1989-09-21 | Nippon Hoso Kyokai <Nhk> | プロセッサシェイクハンド装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
-
1982
- 1982-05-12 JP JP7941082A patent/JPS58197561A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0169909A1 (en) * | 1984-01-28 | 1986-02-05 | Fanuc Ltd. | Auxiliary memory device |
| JPS60178573A (ja) * | 1984-02-24 | 1985-09-12 | Hitachi Ltd | データベース・マシン |
| JPH01236346A (ja) * | 1988-03-17 | 1989-09-21 | Nippon Hoso Kyokai <Nhk> | プロセッサシェイクハンド装置 |
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