JPS61202246A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のアクセス・ポートをもつデータ処理装置において
、ディスタンス付き（アドレスの値が等差数列をなして
いる場合）のメモリアクセスをする命令に対して、使用
するアクセス・ポートの数を制限し、空いたボートを用
いて他のアクセス命令の並列実行を可能にする。

〔産業上の利用分野〕

本発明は、データ処理装置のアクセス制御方式に関する
ものであり゛、特に複数のアクセス・ポートをもつバン
ク構成のメモリシステムに対するアクセス制御方式に関
する。

〔従来の技術〕

科学計算用ベクトル計算機などでは、アクセス命令等を
実行する際に、主記憶装置と演算処理部との間で同時に
複数のデータを高速に転送しなければならない場合があ
る。

データ・アクセスの高速化のためには、一般に主記憶装
置を多数のバンクに分割しておき、主記憶装置と演算処
理部との間に複数のデータ・バスを設け、各バスにバン
クを割り当てることによって並列アクセスを行なう方法
が取られている。

このような機構で複数のアクセス命令を並列に実行する
場合、データのアドレスを指定するためのアクセス・ポ
ートも多数必要となる。しかし、ポートへのアドレス発
生部のハードウェア量は比較的大きいため、アクセス・
ポートの数はあまり多くすることができない。

したがって、現在、ベクトル・データのランダム・アク
セス（ベクトル・データの各エレメントのアドレスが連
続していない場合）などの、アクセス・ポートを多く必
要とするアクセスでは、１つのアクセス命令ですべての
アクセス・ポートを占有してしまい、他のアクセス命令
を並列に実行することができないということが起る。

その上、このようなランダム・アクセスでは、主記憶の
バンク・コンフリクト（バンクに対するアクセス競合）
などのためにアクセスのスルーブツトが低い場合が多い
ので、アクセス命令処理時間の増加、つまりは処理速度
の低下に大きな要因を作り出している。

第２図は、科学計算用ベクトル計算機の１例の概要を示
すものである。

第２図において、２１は主記憶装置、２１−０ないし２
１−３はその４つのバンク＃Ｏないし＃３．２２はメモ
リ・コントロール・ユニット、２３は演算処理部、２４
および２５はデータ・バス、２６はアドレス発生部、２
７はアクセス・ポート、Ａ−Ｄはそれぞれのポートを表
わしている。

ランダム・アクセス命令を実行する場合、アドレス発生
部２６によって、ベクトルの複数のエレメント（図示の
例では４個）の主記憶上のアドレスを発生させ、アクセ
ス・ポート２７のＡ−Ｄボートを通して、メモリ・コン
トロール・ユニット２２ヘアクセス要求を出す。

メモリ・コントロール・ユニット２２は、アクセスのプ
ライオリティをチェックしてから、主記憶装置２１ヘア
クセスする。

主記憶装置２１は、複数のバンク＃Ｏないし＃３（２１
−０ないし２ｌ−３）に分割されており、各バンクには
、ベクトル・データがインクリーブされた形で格納され
ている。

主記憶装置２１の各バンクにアドレスが設定された後、
各バンクと演算処理部２３との間でデータのやりとりが
データ・バス２４および２５を通して行なわれる。

第３図は、第２図におけるアドレス発生部２６の従来例
の構成を示したものである。

第３図において、３１ないし３４はそれぞれアクセス・
ポート２７のＡ−Ｄポートに対するアドレス発生回路で
あり、３５は制御回路である。

各ポートのアドレス発生回路は同じ構成をもち、Ａボー
トアドレス発生回路３１゛内に示されるように、レジス
タ３６．３７と、シフタ３８と、加算器３９と、ラッチ
４０とで構成されている。

ここでＳを先頭アドレス、ｄをエレメント・アドレス間
の距離（等差数列の公差ｔ；相当する、以後、ディスタ
ンスという）として、アドレス発生部２６の１つの機能
として、ランダム・アクセスの１種のディスタンス（公
差）・アクセス、つまりｎ、番目（ｎ、＝０．１．２１
．、、、）にアクセスすべきエレメントのアドレスがＳ
＋ｎ、ｄで表わされるようなベクトル・データのアクセ
スを行なうときの、アドレスの発生方法について説明す
る。

まず、ＡないしＤの各ポートのアドレス発生回路に設け
られているレジスタ３６．３７に先頭アドレスＳとディ
スタンスｄとをセットする。

このセントされたデータを元に、制御回路３５からの制
御信号により、ｎ回目（ｎ＝０．１．２、°・・）にデ
ータ・アクセスを要求する夕、イミングに、Ａ−Ｄポー
トへ、それぞれ、アドレスａ＋４ｎｄ、ａ＋　（４ｎ＋
ｌ）ｄ、ａ＋　（４ｎ＋２）ｄ、ａ＋（４ｎ＋３）ｄを
出力するように各加算器３９、シフタ３８を制御する。

Ａ−Ｄポートへ送出されたアドレスは、メモリ・コント
ロール・ユニット２２へ出力サレル。

このように、従来の方式では、ディスタンス・アクセス
の場合、１つのアクセス命令によって４ポートすべてを
使ってアクセス要求を出すようなしくみになっている。

しかし、ランダム・アクセスの場合、主記憶バンクへの
アクセスの競合（バンク・コンフリクト）が起ることに
より、アクセス・ポートが要求したデータを一度には全
部得られない場合がある。

つまり、主記憶装置におけるロード・ストアのスループ
ットが低く、これに対して、使用しているアクセス・ポ
ートの数の方が過剰になるわけである。

たとえば、第４図の具体例で説明すると、Ｓ＝φ、ｄ＝
２であるようなディスタンス・アクセスを実行するにあ
たって、Ａ−Ｄポートからの１回目のアクセス要求は、
それぞれ、φ、２．４．６の各アドレスに対して行なわ
れる。すなわち、Ａ〜Ｄボートは、それぞれバンク＃φ
、バンク＃２、バンク＃φ、バンク＃２に対して同時に
アクセス要求を出す。

ＡポートとＣポート、ＢポートとＤポートはそれぞれ同
じバンクに対してアクセスを要求するのであるが、１つ
のバンクは同時に２つ以上のアクセス要求をを受は入れ
ることができないので、バンク・コンフリクトとなり、
この場合には、Ａポートのアクセス要求とＢポートのア
クセス要求が受は入れられるが、Ｃ，Ｄボートのアクセ
ス要求は受は入れられない。

したがって、Ｃ，Ｄポートからのアクセス要求は無駄に
なる。このとき（ｄ＝２のとき）のアクセスでは、４つ
のボートすべてが必要なわけではなく、２つのボートが
あれば十分であることがわかる。そして、余った２つの
ボートを使って別のアクセス命令を実行すれば、より高
いスループットが得られるはずであるが、従来のシステ
ムでは、そのようなことが可能なしくみにはなっていな
い。

〔発明が解決しようとする問題点〕

以上説明したように、従来のシステムでは、■アクセス
・ポートの数が限られているため、複数のランダム・ア
クセス命令を並列に実行することによって高速化を図る
ことができない。

■一方、スループットが低いランダム・アクセス命令の
場合、実行の際に必要以上の数のアクセス・ポートを占
有してしまい、アクセス・ポートを無駄に使用している
。

という問題があった。

〔問題点を解決するための手段〕

本発明は、上記した問題点を解決するため、ディスタン
ス・アクセス命令を実行する際に、等差数列をなすアド
レスの値の公差すなわちディスタンスｄの値に依存して
最適なポート数を割り当て、余ったボートを別のアクセ
ス命令に振り向けられるようにするものである。

〔作用〕

本発明によれば、ランダム・アクセス命令実行時にアク
セスが生じないバンクに対する分を除いた必要な数だけ
のアクセス・ポートのみが占有されるため、アクセス命
令の並行化が可能となり、メモリアクセスの効率が向上
する。

〔実施例〕

第１図は、本発明の１実施例におけるアドレス発生部の
構成を示したものである。

第１図において、工ないし４はそれぞれＡボートないし
Ｄポートに対するアドレス発生回路、５はポート数判定
回路、６はポート選択回路、７はＡ−Ｂ！１）御回路、
８はＡ−ＢボートＢＵＳＹフラグ、９はＣ−Ｄ制御回路
、１０はＣ−ＤボートＢＵＳＹフラグを表わしている。

Ａポートアドレス発生回路１ないしＤポートアドレス発
生回路４は、第３図に示されている従来例の回路３１な
いし３４と同じ機能をもつものである。しかし、第１同
の例では、Ａ−Ｄの４つのボートを２ブロンクに分けて
、Ａ−Ｂブロック、Ｃ−Ｄブロックとし、各ブロックに
１つずつの制御回路（Ａ　−Ｂ制御回路７とＣ−Ｄ制御
回路９）を割り当てた構成をとっている。

このように、本実施例によるアドレス発生部では、複数
の制御回路（７，９）を設けて各制御回路が別々のボー
ト・アドレス発生回路（１，２と３．４）を制御するよ
うにし、さらに加えて、最適なポート数を判定するポー
ト数判定回路５と、その判定結果に基づいて使用するボ
ートを選択するボート選択回路６とを設けている。

図示されていないＣＰＵの命令制御部からアクセス命令
が発信されると、判定回路５がディスタンスｄの値の下
位ｎビット（ｎ＝１．２、・・・・・・、ただし図示の
例ではｎ＝２）を入力して、その値に基づいて最適なポ
ート数ｉを判定し、結果をポート選択回路６とＡ−Ｂ制
御回路７およびＣ−Ｄ制御回路９とに送る。

次に、ポート選択回路６が、ポート数判定回路５の出力
とボートが使用可能かどうか（他の命令がそのボートを
使っていないかどうか）を表わす信号（ＢＵＳＹフラグ
８．１０）により、使用するｉ個のボートを選択して、
各制御回路７．９にアクセス起動信号を送る。

各制御回路７．９は、アクセス起動信号を受けた後、使
用ポート数に合わせて、順次アドレスを発生するように
、割り当てられたボートのアドレス発生回路を制御する
。

このように、各制御回路７．９を独立に作動させること
によって、複数のアクセス命令を並列に実行させること
ができる。

第５図に示すように、主記憶装置からＣＰＵへのデータ
・バスの数が４個の場合の、ディスタンスｄの値と最適
なアクセス・ポート数との間の対応関係を次に説明する
。

主記憶装置を構成する４つのバンク＃０、＃１、＃２、
＃３の内部の数字は、アドレスを示している。

ディスタンスｄにより、同時にアクセス可能なバンクの
数、すなわちデータの最大数がきまる。

これは次のようになる。

最適ポート数は、問題となるアクセス命令において同時
にアクセスできるデータの数の最大値である。これは、
そのアクセス命令で使用するデータ・バスの数に等しい
。

たとえば、ディスタンスｄの値に応じて、使用するデー
タ・バスは次の通りである。

ｄ＝φのとき　　バスφのみ使用、 ｄ＝ｌのとき　　バスφ〜３全で使用、ｄ＝２のとき　
　バスφ、２を使用、 ｄ＝３のとき　　バスφ〜３全て使用、第６図は、最適
なアクセス・ポート数を判定するポート数判定回路５の
実施例である。

第６図において、６１および６２はランチ、６３および
６４はインバータ、６５および６６はＡＮＤゲートを表
わしている。この場合、ディスタンスｄの値の下位２ビ
ツトＡＯ１ＡＩを入力することによって、最適ポート数
が４Ｐ、２Ｐ、ＩＰのいずれであるかを判定する。

第７図は、ポート数判定回路５の出力と、ＡＢ、ＣＤの
各ブロックのＢｕｓｙ状態から、使用すべきボート（ブ
ロック）を選択するポート選択回路６の実施例である。

ただし、使用ポート数が４Ｐの回路部分のみを示す。

第７図において、８および１０は第１図のＡ・Ｂボート
ＢＵＳＹフラグおよびＣ−ＤボートＢＵＳＹフラグであ
る。また７１はＮＡＮＤゲート、７２はＥＯＲゲート、
７３および７４はインバータ、７５および７６はＡＮＤ
ゲート、７７はＯＲゲートを表わしている。

なお、各ブロックがＢＵＳＹ状態、つまり他の命令によ
ってすでに使用されていて、問題となっている命令の最
適ポート数に等しい数のポートを確保できないときは、
その命令のアドレス発生は起動されず、起動に失敗した
旨を、起動成功信号ＳＳを送出しないことにより命令制
御部に通知するようになっている。

以上のような構成をもつアドレス発生部の動作について
考察してみる。まず、この装置の動作を、２ボート・モ
ード（最適ポート数＝２Ｐ）のときと、４ポート・モー
ド（最適ポート数＝４Ｐ）のときとに分ける。

■　２ボート・モードのときは、１命令で２ボート（１
ブロツク）を占有し、２命令間時に実行することができ
る。

ただしこの場合は、最適アクセス・ポート数が１または
２であるようなディスタンスｄを持つアクセス命令のみ
が実行可能である。

例として、最初に先頭アドレスＳＩ、ディスタンスｄ、
である命令り、次に先頭アドレスＳ２、ディスタンスｄ
２である命令Ｉ２が入力された場合を考える。第５図参
照（ａｔ、ｄｚ＝φ、２．４．６１．、、、）順に、 （１）命令Ｉ、がフェッチされる。

（２）　ｄ　＋の下位２ビツトがポート数判定回路５に
入力される。

（３）ポート数判定回路５からの情報により、ポート選
択回路６はＡ−Ｂブロックを選択しＡ・ＢＩＩＪｆｉ１
）回路７を起動する。

（４１Ａ　−Ｂ制御回路７は、Ａ、Ｂ各ポート・アドレ
ス発生回路１．２にＳ、、ｄ、を入力させる。

（５１Ａ　−Ｂ制御回路７が、ＡＳＢ各ボート・アドレ
ス発生回路１．２を、この後の第ｎ、タイミングに、そ
れぞれ、Ｓ＋　　＋２ｎｌｄｌ、３．＋（２ｎｌ　＋１
）ｄ＋を発生するように制御する。

（６）命令Ｉ２がフェッチされる。

（７）　ｄ　ｚの下位２ビツトがポート数判定回路５に
入力される。

（８）ポート数判定回路５からの情報により、ポート選
択回路６はＣ−Ｄブロックを選択し、Ｃ・ＤＩＩＩ御回
路９を起動する。

（９）　Ｃ−Ｄ制御回路９は、ＣＳＤ各ボート・アドレ
ス発生回路３．４にＳ２、ｄ２を入力させる。

αωＣ−Ｄ制御回路９が、Ｃ，Ｄ各ボート・アドレス発
生回路３．４をこの後の第ｎ２タイミングに、それぞれ
、Ｓｚ＋２ｎｔｄｚ、Ｓ２＋（２ｎｚ＋１）ｄｘを発生
するように制御する。

なお、（５）の動作は（６）〜αψの動作と並行して実
行される。

このようにして、２命令の並行実行が行なわれる。

また、これ以外に、最適ポート数が１の場合と２の場合
とを分けて実行するような方法も、同様な手法で考える
ことができる。

■　４ポート・モードのときは、１命令で４ポート（２
ブロツク）を占有し、同時には１命令しか実行できない
。ただし、４ポート・モードとなるのは、最適アクセス
・ポート数が４であるようなディスタンスｄをもつアク
セス命令が実行されるときのみである。

この場合は、ポート数判定回路５が４ポート・モードで
あることを判断し、ポート選択回路６がＡＢ、ＣＤ両ジ
ブロック選択し、Ａ−Ｂ。

Ｃ−Ｄ両制御回路７．９を起動した後は、従来のアドレ
ス発生部の動作に準する。

以上の説明は、本発明の一実施例についてのものであり
、本発明はこれらの実施例に限定されるものではなく、
自明の多くの変形を含むものである。

〔発明の効果〕

本発明により、複数のアクセス・ポートをもつメモリシ
ステムにおいて、ランダム・アクセス命令の並列実行が
少ない物量で可能となり、アクセス効率が改善される。

【図面の簡単な説明】

第１図は本発明の１実施例におけるアドレス発生部の構
成図、第２図は科学計算用ベクトル計算機の概要構成図
、第３図は従来のアドレス発生部の構成図、第４図はデ
ィスタンス・アクセスの具体例による説明図、第５図は
データ・バスの構成例を示す説明図、第６図はポート数
判定回路の実施例構成図、第７図はボート選択回路の実
施例構成図である。 第１図において、工ないし４はそれぞれＡないしＤボー
トのアドレス発生回路、５はポート数判定回路、６はボ
ート選択回路、７はＡ−Ｂ制御回路、８はＣ−Ｄ制御回
路を示す。 特許出願人　　　富士通株式会社 代理人弁理士　　長谷用　文　廣（外１名）冨　へ ゲＱ　　ｉｔ− 才２凪

Claims (3)

【特許請求の範囲】
1. （１）演算処理部と主記憶装置との間でデータ転送を行
   なう手段として、複数のアクセス・ポートと１つまたは
   複数のデータ・バスをそなえたデータ処理装置において
   、 複数の要素からなるベクトル・データを演算処理部から
   主記憶装置に対してアクセスする際に、そのベクトル・
   データの各要素のアドレスの値が等差数列をなしている
   場合には、使用するアクセス・ポートの数を、上記等差
   数列の公差に依存して定まる所定の数に限定することを
   特徴とするメモリアクセス制御方式。
2. （２）上記等差数列の公差を２進数で表わしてその一部
   のビットを用いて最適なアクセス・ポートの数を判定す
   る判定回路を設けたことを特徴とする第１項記載のメモ
   リアクセス制御方式。
3. （３）上記判定回路の出力とアクセス・ポートの各々が
   他のアクセスで使用されているか否かを表わす情報とを
   用いて、使用すべき１つまたは複数のアクセス・ポート
   を選択する選択回路を設けたことを特徴とする第２項記
   載のメモリアクセス制御方式。