JPH05334235A

JPH05334235A - データ転送方式

Info

Publication number: JPH05334235A
Application number: JP14443292A
Authority: JP
Inventors: Kazuhisa Nara; 和久奈良; Atsushi Masuko; 淳益子; Haruko Horiguchi; 玄子堀口; Masahiro Iwai; 昌弘岩井; Masayori Sekiguchi; 正順関口
Original assignee: Hitachi Image Information Systems Inc; Hitachi Computer Electronics Co Ltd; Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Image Information Systems Inc; Hitachi Computer Electronics Co Ltd; Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1992-06-04
Filing date: 1992-06-04
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】メインメモリとバンクメモリとの間のバンク
にまたがったデータの転送をバンクの切り替えを行うこ
となくＤＭＡ転送により可能とする。【構成】ＤＭＡ転送時のリード時またはライト時の一
方において、セレクタ６により、デコーダ４から出力さ
れるアドレスの上位ビットをデコードした信号１８ａ〜
１８ｃをメンメモリ７ａ〜７ｃのチップセレクト信号２
０ａ〜２０ｃとし、バンク切り替えレジスタの出力１９
ａ〜１９ｄをバンクメモリ８ａ〜８ｄのチップセレクト
信号２１ａ〜２１ｄとする。また、他方において、デコ
ーダ４から出力されるアドレスの上位ビットをデコード
した信号１８ａ〜１８ｃをバンクメモリ８ａ〜８ｄのチ
ップセレクト信号２１ａ〜２１ｄとする。これにより、
バンクメモリを一度にメモリ空間に割り付けることがで
き、バンクメモリにまたがるデータ転送をバンクの切り
替えを行わずに実行することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送方式に係
り、特に、ダイレクトメモリアクセス（Ｄirect Ｍemor
y Ａccess 以下、ＤＭＡという）データ転送を用いてメ
インメモリとバンクメモリとの間でデータの転送を行う
ために使用して好適なデータ転送方式に関する。

【０００２】

【従来の技術】メモリ相互間のデータ転送に関する従来
技術として、ＣＰＵあるいはダイレクトメモリアクセス
コントローラ（Ｄirect Ｍemory Ａccess Ｃontroller
以下、ＤＭＡＣという）が、メインメモリからバンクメ
モリにまたがってデータを転送する方式が知られてい
る。

【０００３】この従来技術は、複数のバンクメモリにデ
ータの転送を行う場合、初めのバンクに転送するデータ
数と次のバンクに転送するデータ数とを分けておき、初
めのバンクへのデータの転送の終了後、次のバンクに切
り替えて次のデータの転送を行うというものである。

【０００４】なお、バンク方式のメモリ制御に関する従
来技術として、例えば、インタフェース１９８９年２
月号（第１７６頁〜第１７７頁）、特開昭５７−１０５
０５８号公報等に記載された技術が知られている。

【０００５】

【発明が解決しようとする課題】前記従来技術は、バン
クをまたがるデータ転送を行う場合、常にバンクの境界
に注意し、バンクを切り替えながら、転送するデータを
初めのバンクと次のバンクに分けてデータの転送を行わ
なければならず、煩雑なソフトウェアの処理を必要とす
るという問題点を有している。

【０００６】本発明の目的は、前記従来技術の問題点を
解決し、バンクを越えるデータ転送であっても、バンク
を切り替えることなくあるいはバンクの境界に注意を払
うことなくデータの転送を行うことを可能としたＤＭＡ
Ｃを利用したバンクメモリのデータ転送方式を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明によれば前記目的
は、ＤＭＡ転送のリード時、メモリ空間にＣＰＵのメモ
リ空間と同じメインメモリを割り付け、ＤＭＡ転送のラ
イト時、複数のバンクメモリを一度にメモリ空間に割り
付け、あるいは逆に、ＤＭＡ転送のリード時、複数のバ
ンクメモリを一度にメモリ空間に割り付け、ＤＭＡ転送
のライト時、ＣＰＵのメモリ空間と同じメインメモリを
割り付けるように、ＤＭＡＣのソースとディスティネー
ションとによりメモリの割り付けを切り替えるようにす
ることにより達成される。

【０００８】

【作用】メインメモリとバンクメモリとの間でデータ転
送を行う場合、リード時あるいはライト時の一方におい
て、ＣＰＵと同じメインメモリをメモリ空間に割り付
け、他方において、ＣＰＵからはバンクの切り替えをし
なければアクセスすることができない複数のバンクメモ
リを一度にメモリ空間に割り付けるようにする。このた
め、アドレスの上位ビットをデコードしたチップセレク
ト信号とバンクメモリのチップセレクト信号とを、デー
タ転送時のソースとディスティネーションとにより切り
替えるセレクタが設けられる。

【０００９】例えば、通常、メインメモリからバンク０
及びバンク１へ続けてデータを転送する場合、リード
時、ＤＭＡＣによりメインメモリからデータを読み出
し、ＤＭＡＣのデータがＤＭＡＣ内のレジスタに保持さ
れる。また、ライト時、ＤＭＡＣよりメモリライト信号
が出される。このとき、セレクタによりメインメモリに
出力しているチップセレクト信号をバンクメモリ側に切
り替え、ＤＭＡＣのメモリ空間に、バンク０からバンク
１が連続するようにこれらのバンクを一度に割り付け
る。データを書き込むライト時、バンク０とバンク１と
がメモリ空間に連続的に割りつけられているため、バン
クを切り替えなくても続けてデータを書き込むことがで
きる。

【００１０】一方、ＤＭＡＣにより、バンクメモリより
メインメモリへデータを転送する場合、セレクタにより
バンクメモリ側にチップセレクト信号あるいはアドレス
を切り替え、ＤＭＡＣのメモリ空間に、バンク０、バン
ク１が連続するようにこれらのバンク一度に割り付けて
データの読み出しを行う。

【００１１】このとき、メモリ空間におけるバンクメモ
リは、アドレスが連続することになるため、バンクにま
たがったデータを、バンクを意識することなく読み出す
ことができる。ライト時、セレクタによりバンクメモリ
に出力していたチップセレクト信号をメインメモリに出
力し、メインメモリをメモリ空間に割り付け、メインメ
モリにデータを書き込む。

【００１２】これにより、メインメモリよりバンクメモ
リへの、あるいは、バンクメモリよりメインメモリへ
の、バンクをまたがるデータの転送を、バンクを切り替
える制御を行うことなく実行することができる。

【００１３】

【実施例】以下、本発明によるデータ転送方式の一実施
例を図面により詳細に説明する。

【００１４】図１は本発明の一実施例の構成を示すブロ
ック図、図２はセレクタの構成を示すブロック図、図
３、図４はメモリ空間へのメモリの割り付けの状態を説
明する図である。図１〜図４において、１はＣＰＵ、２
はＤＭＡＣ、３はアドレスデコーダ、４はデコーダ、５
はバンク切り替えレジスタ、６、６３、６４はセレク
タ、７ａ〜７ｃはメインメモリ、８ａ〜８ｄはバンクメ
モリ、６１はバッファ、６７はＤ−フリップフロップで
ある。

【００１５】本発明の一実施例は、図１に示すように、
ＣＰＵ１、ＤＭＡＣ２、アドレスデコーダ３、メインメ
モリのチップセレクト信号を出力するデコーダ４、バン
クメモリを切り替えるバンク切り替えレジスタ５、メイ
ンメモリのチップセレクト信号とバンクメモリのチップ
セレクト信号とを切り替えるセレクタ６、メインメモリ
７ａ〜７ｃ、バンクメモリ８ａ〜８ｄ、アドレスデコー
ド信号９ａ〜９ｃ、データバス１０、アドレスバス１
１、メモリリード信号１２、メモリライト信号１３、Ｉ
／Ｏリード信号１４、Ｉ／Ｏライト信号１５、ＤＭＡＣ
がＣＰＵに対してバス権を要求するＨＲＱ信号１６、Ｃ
ＰＵ１がバス権を明け渡したことを知らせるＨＬＤＡ信
号１７、デコーダ４より出力されるメインメモリ用チッ
プセレクト信号１８ａ〜１８ｄ、バンク切り替えレジス
タ５より出力されるバンクメモリ用チップセレクト信号
１９ａ〜１９ｄ、メインメモリチップセレクト信号２０
ａ〜２０Ｃ、バンクメモリチップセレクト信号２１ａ〜
２１ｄの各機能回路と信号とにより構成される。

【００１６】また、セレクタ６は、図２に示すように、
出力を制御するバッファ６１と、ＮＯＴゲート６２と、
セレクト信号６ｂが“１”のとき、出力Ｙ０〜Ｙ３に入
力Ａ０〜Ａ３を出力し、セレクト信号６ｂが“０”のと
き、出力Ｙ０〜Ｙ３に入力Ｂ０〜Ｂ３出力するセレクタ
６３と、セレクト信号６ａが“１”のとき、出力Ｙに入
力Ａを出力し、セレクト信号６ａが“０”のとき、出力
Ｙに入力Ｂを出力するセレクタ６４と、２入力の論理ゲ
ート６５、６６と、Ｄ−フリップフロップ６７と、ＯＲ
ゲート６８と、Ｄ−フリップフロップ６７の出力６ａ
と、セレクタ６４の出力６ｂと、バッファ６１の出力制
御信号６ｃと、論理ゲート６５の出力６ｄと、論理ゲー
ト６６の出力６ｅとの各機能回路及び信号により構成さ
れる。

【００１７】次に、前述のように構成される本発明の一
実施例の動作を説明する。

【００１８】まず、メインメモリよりバンクメモリにデ
ータを転送する場合の動作を説明する。

【００１９】ＣＰＵ１は、まず、セレクタ６内のＤ−フ
リップフロップ６７に“０”を設定し、その出力６ａを
“０”とし、セレクタ６４の出力６ｂとして入力６ｅが
出力されるように設定し、ＤＭＡ転送時のライト時にセ
レクタ６４の出力６ｂが“０”となるようにする。そし
て、ＣＰＵ１は、ＤＭＡＣ２にメモリ−メモリ間の転送
動作の設定を行う。

【００２０】これにより、ＤＭＡＣ２は、動作を開始し
ＣＰＵ１に対してＨＲＱ１６を出力し、ＣＰＵ１にバス
権を要求する。ＣＰＵ１は、バス権を明け渡すためＤＭ
ＡＣ２に対してＨＬＤＡ１７を出力する。ＤＭＡＣ２
は、バス権を得てデータの転送を開始し、まず、リード
動作を実行する。

【００２１】このリード動作時、ＤＭＡＣ２より出力さ
れたアドレスは、その下位ビットがメインメモリ７ａ〜
７ｃ及びバンクメモリ８ａ〜８ｄに入力され、上位２ビ
ットがデコーダ４に入力される。デコーダ４は、この２
ビットのアドレスをデコードし、デコード信号１８ａ〜
１８ｄのいずれかを出力する。このデコーダ４より出力
されたデコード信号１８ａ〜１８ｄはセレクタ６に入力
される。

【００２２】一方、バンク切り替えレジスタ５は、設定
される値により４つの出力１９ａ〜１９ｄの１つを出力
する。また、バンク切り替えレジスタ５の出力は、デコ
ーダ４からのデコード信号１８ｄによりイネーブルとさ
れることにより、セレクタ６に入力される。

【００２３】このとき、Ｄ−フリップフロップ６７は、
前述の設定によりその出力６ａが“０”とされているい
るので、セレクタ６４は、このリード動作時、その出力
６ｂに入力６ｅを選択して出力する。そして、メモリラ
イト信号１３は、“１”とされているので、前記出力６
ｂは“１”となる。このため、バッファ６１に対する出
力制御信号６ｃが“０”となり、バッファ６１は、デコ
ード信号１８ａ〜１８ｃをチップセレクト信号２０ａ〜
２０ｃとしてセレクタ６から出力する。このチップセレ
クト信号２０ａ〜２０ｃは、それぞれメインメモリ７ａ
〜７ｃに入力される。

【００２４】また、メモリライト信号１３が“１”であ
ることにより、セレクタ６４の出力６ｂが“１”であ
り、これがセレクタ６３のセレクト信号として入力され
るので、セレクタ６３は、出力Ｙ０〜Ｙ３に入力Ａｉ０
〜Ａｉ３を選択して出力する。

【００２５】一方、設定された値によりバンク切り替え
レジスタ５は、出力１９ａにチップセレクト信号を出力
する。このチップセレクト信号１９ａは、セレクタ６に
入力されて、セレクタ６３に入力される。セレクタ６３
は、セレクタ６４の出力６ｂが“１”であるため、この
チップセレクト信号１９ａをチップセレクト信号２１ａ
として出力し、この信号２１ａをバンクメモリ８ａに入
力する。

【００２６】この結果、リード時にＤＭＡＣ２より見た
アドレス空間には、メモリが図３に示すように割り付け
られていることになり、メインメモリ７ａ〜７ｃ、バン
クメモリ８ａが連続したものとなる。

【００２７】ちなみに、バンク切り替えレジスタ５に設
定する値を変えて、その出力が１９ｂ、１９ｃ、１９ｄ
に与えられるようにすると、それぞれセレクタ６より２
１ｂ、２１ｃ、２１ｄとしてチップセレクト信号が出力
される。この結果、前述において、バンクメモリ８ａが
割り付けられたアドレスにはそれぞれバンクメモリ８
ｂ、８ｃ、８ｄが割り付けられるようになる。

【００２８】次に、ライト動作時、ＤＭＡＣ２より出力
されたアドレスの下位ビットは、メインメモリ７ａ〜７
ｃ及びバンクメモリ８ａ〜８ｄに入力され、上位２ビッ
トは、デコーダ４に入力される。デコーダ４は、これに
より、デコード信号１８ａ〜１８ｃのいずれかを出力す
る。このデコーダ４より出力されたデコード信号１８ａ
〜１８ｃはセレクタ６に入力される。

【００２９】このとき、Ｄ−フィリップフロップ６７
は、設定により出力６ａを“０”としており、このた
め、セレクタ６４は、入力は６ｅを選択して出力する。
そして、メモリライト信号１３が“０”とされるため、
セレクタ６４の出力６ｂは、“０”とされる。このた
め、バッファ６１の出力制御信号６ｃが“１”とされ、
バッファ６１の出力は、ハイインピーダンスとされる。
この結果、バッファ６１は、デコード信号１８ａ〜１８
ｃをチップセレクト信号２０ａ〜２０ｃとして出力しな
いように制御する。

【００３０】また、セレクタ６３のセレクト信号６ｂが
“０”であるため、セレクタ６３は、出力Ｙ０〜Ｙ３
に、入力Ｂｉ０〜Ｂｉ３を選択して出力する。この結
果、デコード信号１８ａ〜１８ｄは、それぞれ２１ａ〜
２１ｄとしてセレクタ６より出力されて、バンクメモリ
８ａ〜８ｄに入力されることになる。

【００３１】この結果、ライト時にＤＭＡＣ２より見た
アドレス空間には、メモリが図４に示すように割り付け
られていることになり、バンクメモリ８ａ〜８ｄが連続
したものとなる。

【００３２】前述したように、本発明の実施例は、メイ
ンメモリ７ａ〜７ｃよりバンクメモリ８ａ〜８ｄにデー
タを転送する場合、リード時にメインメモリ７ａ〜７ｃ
とバンクメモリ８ａ〜８ｄのいずれか１ブロックとが、
また、ライト時にバンクメモリ８ａ〜８ｄがメモリ空間
に連続して割り付けられるように、メモリのチップセレ
クト信号の切り替えをデータの転送毎に行っている。

【００３３】これにより、本発明の実施例は、メインメ
モリからバンクメモリへのデータ転送のライト時に、バ
ンクメモリ８ａ〜８ｄが一度にメモリ空間に割り付けら
れるため、バンクにまたがったデータ転送を行う場合に
も、バンクの切り替えを行う必要がない。

【００３４】次に、バンクメモリ８ａ〜８ｄよりメイン
メモリ７ａ〜７ｃにデータを転送する場合の動作を説明
する。

【００３５】まず、セレクタ６内のＤ−フィリップフロ
ップ６７に“１”が設定され、その出力６ａが“１”と
され、セレクタ６４の出力６ｂに入力６ｄが出力される
ように設定し、ＤＭＡ転送時のリード時にセレクタ６４
の出力６ｂが“０”になるようにする。

【００３６】リード動作時、ＤＭＡＣ２より出力された
アドレスの下位ビットは、メインメモリ７ａ〜７ｃ及び
バンクメモリ８ａ〜８ｄに入力され、上位２ビットは、
デコーダ４に入力され、デコード信号１８ａ〜１８ｄの
いずれかに出力される。このデコーダ４より出力された
デコード信号１８ａ〜１８ｄはセレクタ６に入力され
る。

【００３７】このとき、Ｄ−フィリップフロップ６７
は、設定によりその出力６ａが“１”とされているた
め、セレクタ６４は、入力は６ｄを選択するが、メモリ
リード信号１２が“０”とされているため、セレクタ６
４の出力６ｂは“０”となる。このため、バッファ６１
の出力制御信号は“１”となり、バッファ６１の出力が
ハイインピーダンスに制御されるので、デコード信号１
８ａ〜１８ｃは、チップセレクト信号２０ａ〜２０ｃと
してバッファ６１より出力されない。

【００３８】また、セレクタ６３のセレクト信号６ｂが
“０”であるので、セレクタ６３は、出力Ｙ０〜Ｙ３に
入力Ｂｉ０〜Ｂｉ３を選択して出力する。この結果、デ
コード信号１８ａ〜１８ｄは、それぞれ信号２１ａ〜２
１ｄとしてセレクタ６より出力され、バンクメモリ８ａ
〜８ｄに入力される。

【００３９】この結果、リード時にＤＭＡＣ２より見た
アドレス空間には、メモリが図４に示すように割り付け
られていることになり、バンクメモリ８ａ〜８ｄが連続
したものとなる。

【００４０】次に、ライト動作時、ＤＭＡＣ２より出力
されたアドレスの下位ビットは、メインメモリ７ａ〜７
ｃ及びバンクメモリ８ａ〜８ｄに入力され、上位２ビッ
トは、デコーダ４に入力され、デコード信号１８ａ〜１
８ｄいずれかに出力される。このデコーダ４より出力さ
れたデコード信号１８ａ〜１８ｄはセレクタ６に入力さ
れる。

【００４１】一方、バンク切り替えレジスタ５は、設定
される値により４つの出力１９ａ〜１９ｄの１つに信号
を出力する。また、バンク切り替えレジスタ５の出力
は、デコーダ４より入力されるデコード信号１８ｄによ
り出力がイネーブルとなり、セレクタ６に入力される。

【００４２】このとき、Ｄ−フィリップフロップ６７
は、設定によりその出力６ａが“１”とされているの
で、セレクタ６４は、その出力６ｂに入力６ｄを選択し
て出力するが、メモリリード信号１２が“１”であるの
で、出力６ｂは“１”となる。このため、バッファ６１
の出力制御信号６ｃが“０”となり、バッファ６１は、
デコード信号１８ａ〜１８ｃを、チップセレクト信号２
０ａ〜２０ｃとして出力し、この信号がセレクタ６より
出力される。そして、このチップセレクト信号２０ａ〜
２０ｃは、それぞれメインメモリ７ａ〜７ｃに入力され
る。

【００４３】また、メモリリード信号１２が“１”のま
まであり、セレクタ６３のセレクト信号６ｂが“１”で
あるため、セレクタ６３は、出力Ｙ０〜Ｙ３に入力Ａｉ
０〜Ａｉ３を選択して出力する。一方、バンク切り替え
レジスタ５に設定された値により、レジスタ５がその出
力をチップセレクト信号１９ａに出力しているとする
と、このチップセレクト信号１９ａは、セレクタ６に入
力され、さらにセレクタ６３に入力される。セレクタ６
３は、この信号１９ａをチップセレクト信号２１ａとし
て出力し、バンクメモリ８ａに入力する。

【００４４】この結果、ライト時にＤＭＡＣ２より見た
アドレス空間には、メモリが図３に示すように割り付け
られていることになり、メインメモリ７ａ〜７ｃ、バン
クメモリ８ａが連続したものとなる。

【００４５】ちなみに、バンク切り替えレジスタ５に設
定する値を変えて、その出力が１９ｂ、１９ｃ、１９ｄ
に与えられるようにすると、それぞれセレクタ６より２
１ｂ、２１ｃ、２１ｄとしてチップセレクト信号が出力
される。この結果、前述において、バンクメモリ８ａが
割り付けられたアドレスにはそれぞれバンクメモリ８
ｂ、８ｃ、８ｄが割り付けられるようになる。

【００４６】前述したように、本発明の実施例は、バン
クメモリ８ａ〜８ｄからメインメモリ７ａ〜７ｃにデー
タを転送する場合、リード時にバンクメモリ８ａ〜８ｄ
が、また、ライト時にメインメモリ７ａ〜７ｃとバンク
メモリ８ａ〜８ｄのいずれか１ブロックとがメモリ空間
に連続して割り付けられるように、メモリのチップセレ
クト信号の切り替えをデータの転送毎に行っている。

【００４７】これにより、本発明の実施例は、バンクメ
モリからメインメモリへのデータ転送のリード時に、バ
ンクメモリ８ａ〜８ｄが一度にメモリ空間に割り付けら
れるため、バンクにまたがったデータ転送を行う場合に
も、バンクの切り替えを行う必要がない。

【００４８】

【発明の効果】以上説明したように本発明によれば、メ
インメモリとバンクメモリとの間で、バンクを越えるデ
ータ転送を行う場合に、バンクの境界に注意することな
く、また、バンクを切り替えることなくデータの転送を
行うことができ、バンクの境界を考慮してデータを分割
して転送する等の煩雑なソフトウェア処理を行う必要を
なくすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】セレクタの構成を示すブロック図である。

【図３】メモリ空間へのメモリの割り付けの状態を説明
する図である。

【図４】メモリ空間へのメモリの割り付けの状態を説明
する図である。

【符号の説明】

１ＣＰＵ２ＤＭＡＣ３アドレスデコーダ４デコーダ５バンク切り替えレジスタ６、６３、６４セレクタ７ａ〜７ｃメインメモリ８ａ〜８ｄバンクメモリ６１バッファ６７Ｄ−フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者奈良和久神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者益子淳神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者堀口玄子神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者岩井昌弘神奈川県秦野市堀山下１番地株式会社日立コンピュータエレクトロニクス内 (72)発明者関口正順神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】

【請求項１】プロセッサと、ダイレクトメモリアクセ
スコントローラと、情報を格納するメインメモリと、バ
ンクメモリと、ダイレクトメモリアクセスによるデータ
転送時にメインメモリ及びバンクメモリのチップセレク
ト信号を切り替えるセレクタとを備えて構成されるシス
テムにおいて、ダイレクトメモリアクセスによるデータ
転送時に、マイクロコンピュータシステムのメモリ空間
に、メインメモリとバンクメモリとを切り替えて割り付
けることにより、バンクメモリからメインメモリへ、あ
るいは、メインメモリからバンクメモリへのバンクメモ
リをまたがるデータの転送を、バンクメモリを切り替え
ることなく行うことを特徴とするデータ転送方式。