JP3186661B2 - リクエスト管理回路 - Google Patents
リクエスト管理回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、リクエスト管理回
路に関し、特にプロセッサから発行されたリードリクエ
ストを管理するリクエスト管理回路に関する。
路に関し、特にプロセッサから発行されたリードリクエ
ストを管理するリクエスト管理回路に関する。
【０００２】
【従来の技術】従来、この種の技術では、ある入出力デ
バイスに対するリクエスト（以下、バス上に発行される
リクエストを特に「トランザクション」とよぶことがあ
る）の実行中に他の入出力デバイスにアクセスするスプ
リット方式のトランザクションが使用されている。例え
ば、特開平８−９５９０５号ではスプリット方式のトラ
ンザクションを実行可能とするバスインタフェース回路
を設け、複数の入出力デバイスに対するトランザクショ
ンを同時に実行可能としている。また、特開平６−１４
９７３０号ではスプリット方式のバスに対応したバス変
換装置と、リードトランザクションとその応答とを対応
付ける手段とを設け、トランザクションの競合によるバ
ス使用効率の低下を抑えている。
バイスに対するリクエスト（以下、バス上に発行される
リクエストを特に「トランザクション」とよぶことがあ
る）の実行中に他の入出力デバイスにアクセスするスプ
リット方式のトランザクションが使用されている。例え
ば、特開平８−９５９０５号ではスプリット方式のトラ
ンザクションを実行可能とするバスインタフェース回路
を設け、複数の入出力デバイスに対するトランザクショ
ンを同時に実行可能としている。また、特開平６−１４
９７３０号ではスプリット方式のバスに対応したバス変
換装置と、リードトランザクションとその応答とを対応
付ける手段とを設け、トランザクションの競合によるバ
ス使用効率の低下を抑えている。
【０００３】一方、リードトランザクションとその応答
は、リードトランザクションに番号を付け、応答となる
データを転送する際に、その番号を示すことによって対
応付けられるが、管理できるリードトランザクションの
数は論理回路量によって制限される。つまり、スプリッ
トバスによってリードトランザクションとその応答とが
分離され、先行するリード応答を待たずに新たなリード
トランザクションを発行できるとはいっても、その発行
数には論理回路量からくる制限があり、リードトランザ
クションを上限値まで発行してしまえばそれ以上のリー
ドトランザクションは発行できないことになる。ここ
で、近年のメモリデバイスはアクセス速度の向上によ
り、その応答性能は上がってきているが、入出力デバイ
スに関しては入出力バスの階層化等により、メモリに比
べて格段に応答性能は悪い。メモリへのリードトランザ
クションも入出力デバイスへのリードトランザクション
もひとまとめにしてリードトランザクションとして扱っ
た場合、応答速度の遅い入出力デバイスへのリードトラ
ンザクションはシステムバス上に長く滞留することにな
り、他のリードトランザクションとりわけメモリへのリ
ードトランザクションの発行を妨げる要因となる。
は、リードトランザクションに番号を付け、応答となる
データを転送する際に、その番号を示すことによって対
応付けられるが、管理できるリードトランザクションの
数は論理回路量によって制限される。つまり、スプリッ
トバスによってリードトランザクションとその応答とが
分離され、先行するリード応答を待たずに新たなリード
トランザクションを発行できるとはいっても、その発行
数には論理回路量からくる制限があり、リードトランザ
クションを上限値まで発行してしまえばそれ以上のリー
ドトランザクションは発行できないことになる。ここ
で、近年のメモリデバイスはアクセス速度の向上によ
り、その応答性能は上がってきているが、入出力デバイ
スに関しては入出力バスの階層化等により、メモリに比
べて格段に応答性能は悪い。メモリへのリードトランザ
クションも入出力デバイスへのリードトランザクション
もひとまとめにしてリードトランザクションとして扱っ
た場合、応答速度の遅い入出力デバイスへのリードトラ
ンザクションはシステムバス上に長く滞留することにな
り、他のリードトランザクションとりわけメモリへのリ
ードトランザクションの発行を妨げる要因となる。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
メモリに対するリードリクエストと入出力デバイスに対
するリードリクエストとを区別せず、同じリードリクエ
ストとして扱っている。一般にメモリに比べて入出力デ
バイスの応答速度が遅いため、入出力デバイスに対する
リードリクエストが長時間滞留するおそれがある。この
ことは、入出力バスの多層化による入出力デバイスの応
答速度の低下により、一層顕著なものとなる。
メモリに対するリードリクエストと入出力デバイスに対
するリードリクエストとを区別せず、同じリードリクエ
ストとして扱っている。一般にメモリに比べて入出力デ
バイスの応答速度が遅いため、入出力デバイスに対する
リードリクエストが長時間滞留するおそれがある。この
ことは、入出力バスの多層化による入出力デバイスの応
答速度の低下により、一層顕著なものとなる。
【０００５】本発明の目的は、メモリに対するリードリ
クエストと入出力デバイスに対するリードリクエストと
を別々に管理することにより、メモリリードと入出力リ
ード双方の管理を容易化し、システムバス使用効率及び
スループットを向上させることにある。
クエストと入出力デバイスに対するリードリクエストと
を別々に管理することにより、メモリリードと入出力リ
ード双方の管理を容易化し、システムバス使用効率及び
スループットを向上させることにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明のリクエスト管理回路は、スプリット方式のバ
スに接続され、プロセッサからのリクエストを保持し、
前記バスに対してリクエストの発行を行うリクエストバ
ッファと、メモリに対するリードリクエストを管理する
メモリリード管理テーブルと、入出力デバイスに対する
リードリクエストを管理する入出力リード管理テーブル
と、リードリクエストに対する応答に応じて前記メモリ
リード管理テーブルまたは入出力リード管理テーブルか
ら対応するリクエストをクリアするリードレスポンス制
御回路とを含み、前記リクエストバッファは、前記メモ
リリード管理テーブルが満杯であり且つ前記リクエスト
がメモリリードリクエストである場合、または、前記入
出力リード管理テーブルが満杯であり且つ前記リクエス
トが入出力リードリクエストである場合、前記リクエス
トの発行を抑止する。
に本発明のリクエスト管理回路は、スプリット方式のバ
スに接続され、プロセッサからのリクエストを保持し、
前記バスに対してリクエストの発行を行うリクエストバ
ッファと、メモリに対するリードリクエストを管理する
メモリリード管理テーブルと、入出力デバイスに対する
リードリクエストを管理する入出力リード管理テーブル
と、リードリクエストに対する応答に応じて前記メモリ
リード管理テーブルまたは入出力リード管理テーブルか
ら対応するリクエストをクリアするリードレスポンス制
御回路とを含み、前記リクエストバッファは、前記メモ
リリード管理テーブルが満杯であり且つ前記リクエスト
がメモリリードリクエストである場合、または、前記入
出力リード管理テーブルが満杯であり且つ前記リクエス
トが入出力リードリクエストである場合、前記リクエス
トの発行を抑止する。
【０００７】
【０００８】
【０００９】また、本発明の他のリクエスト管理回路
は、前記メモリリード管理テーブルは、各メモリリード
リクエストに付与された番号によって各メモリリードリ
クエストに対応する有効ビットを格納し、前記入出力リ
ード管理テーブルは、入出力リードリクエストが発行さ
れた順番に各入出力リードリクエストに対応する有効ビ
ットを格納する。
は、前記メモリリード管理テーブルは、各メモリリード
リクエストに付与された番号によって各メモリリードリ
クエストに対応する有効ビットを格納し、前記入出力リ
ード管理テーブルは、入出力リードリクエストが発行さ
れた順番に各入出力リードリクエストに対応する有効ビ
ットを格納する。
【００１０】また、本発明の他のリクエスト管理回路
は、前記入出力デバイスは複数の入出力制御回路の内の
何れか一つの配下に属し、前記入出力リード管理テーブ
ルは前記複数の入出力制御回路毎に一つずつの管理テー
ブルを含む。
は、前記入出力デバイスは複数の入出力制御回路の内の
何れか一つの配下に属し、前記入出力リード管理テーブ
ルは前記複数の入出力制御回路毎に一つずつの管理テー
ブルを含む。
【００１１】また、本発明の情報処理システムは、プロ
セッサと、メモリと、入出力デバイスと、スプリット方
式のシステムバスと、前記プロセッサと前記システムバ
スとを接続するリクエスト管理回路と、前記システムバ
スと前記メモリとを接続するメモリ制御回路と、前記シ
ステムバスと前記入出力デバイスとを接続する入出力制
御回路とを含む情報処理システムにおいて、前記リクエ
スト管理回路は、前記プロセッサからのリクエストを保
持し、前記システムバスに対してリクエストの発行を行
うリクエストバッファと、前記システムバスに発行され
たリクエストのうち、前記メモリに対するリードリクエ
ストを管理するメモリリード管理テーブルと、前記シス
テムバスに発行されたリクエストのうち、前記入出力デ
バイスに対するリードリクエストを管理する入出力リー
ド管理テーブルとを有し、前記リクエストバッファは、
前記メモリリード管理テーブルが満杯であり且つ前記リ
クエストがメモリリードリクエストである場合、また
は、前記入出力管理テーブルが満杯であり且つ前記リク
エストが入出力リードリクエストである場合、前記リク
エストの発行を抑止する。
セッサと、メモリと、入出力デバイスと、スプリット方
式のシステムバスと、前記プロセッサと前記システムバ
スとを接続するリクエスト管理回路と、前記システムバ
スと前記メモリとを接続するメモリ制御回路と、前記シ
ステムバスと前記入出力デバイスとを接続する入出力制
御回路とを含む情報処理システムにおいて、前記リクエ
スト管理回路は、前記プロセッサからのリクエストを保
持し、前記システムバスに対してリクエストの発行を行
うリクエストバッファと、前記システムバスに発行され
たリクエストのうち、前記メモリに対するリードリクエ
ストを管理するメモリリード管理テーブルと、前記シス
テムバスに発行されたリクエストのうち、前記入出力デ
バイスに対するリードリクエストを管理する入出力リー
ド管理テーブルとを有し、前記リクエストバッファは、
前記メモリリード管理テーブルが満杯であり且つ前記リ
クエストがメモリリードリクエストである場合、また
は、前記入出力管理テーブルが満杯であり且つ前記リク
エストが入出力リードリクエストである場合、前記リク
エストの発行を抑止する。
【００１２】
【００１３】また、本発明の他の情報処理システムは、
前記入出力制御回路を前記システムバスに複数接続し、
前記入出力リード管理テーブルは前記複数の入出力制御
回路毎に一つずつの管理テーブルを含む。
前記入出力制御回路を前記システムバスに複数接続し、
前記入出力リード管理テーブルは前記複数の入出力制御
回路毎に一つずつの管理テーブルを含む。
【００１４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１５】図１を参照すると、本発明の実施の形態に
おいて、リクエスト管理回路１００は、プロセッサ２０
０とシステムバス３００のブリッジ回路としての役割を
有し、入出力制御回路５００及びメモリ制御回路４００
とともにシステムバス３００に接続される。入出力制御
回路５００には入出力バス５５０が接続され、この入出
力バス５５０には複数の入出力デバイス５５１〜５５３
が接続されている。
おいて、リクエスト管理回路１００は、プロセッサ２０
０とシステムバス３００のブリッジ回路としての役割を
有し、入出力制御回路５００及びメモリ制御回路４００
とともにシステムバス３００に接続される。入出力制御
回路５００には入出力バス５５０が接続され、この入出
力バス５５０には複数の入出力デバイス５５１〜５５３
が接続されている。
【００１６】図２を参照すると、リクエスト管理回路１
００は、プロセッサからのリクエストをデコードするデ
コーダ１１０と、システムバス３００のアドレス／コマ
ンド線３１０（ＡＤＲ／ＣＭＤ）へ発行するリクエスト
のコマンドを生成するコマンド生成回路１１５と、発行
前のリクエストを保持しておくリクエストバッファ１４
０と、発行したリードリクエストを管理するメモリリー
ド管理テーブル１２０及び入出力リード管理テーブル１
３０と、システムバス３００のリクエスト番号線３３０
及び応答種別線３４０（ＩＤ／ＣＯＤＥ）のレスポンス
情報を処理するリードレスポンス制御回路１５０とを含
んでいる。
００は、プロセッサからのリクエストをデコードするデ
コーダ１１０と、システムバス３００のアドレス／コマ
ンド線３１０（ＡＤＲ／ＣＭＤ）へ発行するリクエスト
のコマンドを生成するコマンド生成回路１１５と、発行
前のリクエストを保持しておくリクエストバッファ１４
０と、発行したリードリクエストを管理するメモリリー
ド管理テーブル１２０及び入出力リード管理テーブル１
３０と、システムバス３００のリクエスト番号線３３０
及び応答種別線３４０（ＩＤ／ＣＯＤＥ）のレスポンス
情報を処理するリードレスポンス制御回路１５０とを含
んでいる。
【００１７】図３を参照すると、メモリリード管理テー
ブル１２０は、メモリリードリクエストに番号を付与し
て管理するためのリクエスト番号（ＩＤ）フィールド１
２２と、アドレスを保持するアドレスフィールド１２３
と、有効ビット１２４と、各有効ビットの論理積を生成
する論理積（ＡＮＤ）回路１２５とを含む。論理積回路
１２５の出力は、メモリリード管理テーブルフル信号１
２１としてリクエストバッファ１４０に与えられる。
ブル１２０は、メモリリードリクエストに番号を付与し
て管理するためのリクエスト番号（ＩＤ）フィールド１
２２と、アドレスを保持するアドレスフィールド１２３
と、有効ビット１２４と、各有効ビットの論理積を生成
する論理積（ＡＮＤ）回路１２５とを含む。論理積回路
１２５の出力は、メモリリード管理テーブルフル信号１
２１としてリクエストバッファ１４０に与えられる。
【００１８】図４を参照すると、入出力リード管理テー
ブル１３０は、有効ビット１３２と、論理積（ＡＮＤ）
回路１３３とを含む。論理積回路１３３の出力は、入出
力リード管理テーブルフル信号１３１としてリクエスト
バッファ１４０に与えられる。
ブル１３０は、有効ビット１３２と、論理積（ＡＮＤ）
回路１３３とを含む。論理積回路１３３の出力は、入出
力リード管理テーブルフル信号１３１としてリクエスト
バッファ１４０に与えられる。
【００１９】図５を参照すると、リクエストバッファ１
４０は、コマンドフィールド１４１と、アドレスフィー
ルド１４２と、有効ビット１４３と、論理積（ＡＮＤ）
回路１４４、１４５及び１４７と、論理和（ＯＲ）回路
１４６とを含んでいる。
４０は、コマンドフィールド１４１と、アドレスフィー
ルド１４２と、有効ビット１４３と、論理積（ＡＮＤ）
回路１４４、１４５及び１４７と、論理和（ＯＲ）回路
１４６とを含んでいる。
【００２０】図６を参照すると、リードレスポンス制御
回路１５０は、メモリリード管理テーブルクリア信号１
５１を出力する論理積（ＡＮＤ）回路１５３を含んでい
る。論理積回路１５３は、１つしか図示していないが、
実際にはリクエスト番号の最大数に対応する数の論理積
回路を有し、リクエスト番号線３３０に対応する何れか
一つの論理積回路がデコーダ１５４により選択される。
また、メモリリードリクエストか入出力リードリクエス
トかは、応答種別線３４０に対応して、論理積回路１５
３の各入力端子への信号線または信号線１５２の何れか
一方の信号線がデコーダ１５５により選択される。
回路１５０は、メモリリード管理テーブルクリア信号１
５１を出力する論理積（ＡＮＤ）回路１５３を含んでい
る。論理積回路１５３は、１つしか図示していないが、
実際にはリクエスト番号の最大数に対応する数の論理積
回路を有し、リクエスト番号線３３０に対応する何れか
一つの論理積回路がデコーダ１５４により選択される。
また、メモリリードリクエストか入出力リードリクエス
トかは、応答種別線３４０に対応して、論理積回路１５
３の各入力端子への信号線または信号線１５２の何れか
一方の信号線がデコーダ１５５により選択される。
【００２１】次に、本発明の実施の形態における動作に
ついて説明する。
ついて説明する。
【００２２】図１を参照すると、プロセッサ２００がリ
ード命令を発行すると、リクエスト管理回路１００はリ
ードリクエストをシステムバス３００に発行する。この
リード命令のターゲットがメモリ４５０であればメモリ
制御回路４００が応答し、入出力デバイス５５１〜５５
３であれば入出力制御回路５００がさらに下の入出力バ
ス５５０へとリードリクエストを発行して、入出力デバ
イス５５１〜５５３のいずれかが応答し、さらには入出
力制御回路５００がシステムバス３００へ応答を返す。
ード命令を発行すると、リクエスト管理回路１００はリ
ードリクエストをシステムバス３００に発行する。この
リード命令のターゲットがメモリ４５０であればメモリ
制御回路４００が応答し、入出力デバイス５５１〜５５
３であれば入出力制御回路５００がさらに下の入出力バ
ス５５０へとリードリクエストを発行して、入出力デバ
イス５５１〜５５３のいずれかが応答し、さらには入出
力制御回路５００がシステムバス３００へ応答を返す。
【００２３】図２を参照すると、デコーダ１１０は、プ
ロセッサ２００からのリード命令をデコードして、ター
ゲットがメモリであるか入出力であるかを識別する。コ
マンド生成回路１１５は、そのターゲットに応じたリー
ドリクエストのコマンドを生成して、リクエストバッフ
ァ１４０に格納する。
ロセッサ２００からのリード命令をデコードして、ター
ゲットがメモリであるか入出力であるかを識別する。コ
マンド生成回路１１５は、そのターゲットに応じたリー
ドリクエストのコマンドを生成して、リクエストバッフ
ァ１４０に格納する。
【００２４】図５を参照すると、リクエストバッファ１
４０において、コマンドはコマンドフィールド１４１
に、リードリクエストのアドレスはアドレスフィールド
１４２にそれぞれ保持され、有効ビット１４３がセット
される。
４０において、コマンドはコマンドフィールド１４１
に、リードリクエストのアドレスはアドレスフィールド
１４２にそれぞれ保持され、有効ビット１４３がセット
される。
【００２５】図２を参照すると、リクエスト管理回路１
００において、リードリクエストはアドレス／コマンド
線３１０（ＡＤＲ／ＣＭＤ）に発行され、それがメモリ
へのリードリクエストであればメモリリード管理テーブ
ル１２０にて、入出力リードリクエストであれば入出力
リード管理テーブル１３０にて管理される。
００において、リードリクエストはアドレス／コマンド
線３１０（ＡＤＲ／ＣＭＤ）に発行され、それがメモリ
へのリードリクエストであればメモリリード管理テーブ
ル１２０にて、入出力リードリクエストであれば入出力
リード管理テーブル１３０にて管理される。
【００２６】図３を参照すると、メモリリード管理テー
ブル１２０において、メモリリードリクエストは、発行
された順番に番号が付与され、リクエスト番号（ＩＤ）
フィールド１２２に示された番号の場所（エントリ）に
格納される。その際、アドレスがアドレスフィールド１
２３に保持され、有効ビット１２４がセットされる。メ
モリリードリクエストがメモリリード管理テーブル１２
０の上限値まで発行されると、論理積（ＡＮＤ）回路１
２５で検出され、メモリリード管理テーブルフル信号１
２１が有効になる。
ブル１２０において、メモリリードリクエストは、発行
された順番に番号が付与され、リクエスト番号（ＩＤ）
フィールド１２２に示された番号の場所（エントリ）に
格納される。その際、アドレスがアドレスフィールド１
２３に保持され、有効ビット１２４がセットされる。メ
モリリードリクエストがメモリリード管理テーブル１２
０の上限値まで発行されると、論理積（ＡＮＤ）回路１
２５で検出され、メモリリード管理テーブルフル信号１
２１が有効になる。
【００２７】図４を参照すると、入出力リード管理テー
ブル１３０において、入出力リードリクエストは発行さ
れた順番に格納され、有効ビット１３２がセットされ
る。入出力リードリクエストが入出力リード管理テーブ
ル１３０の上限値まで発行されると、論理積（ＡＮＤ）
回路１３３で検出され、入出力リード管理テーブルフル
信号１３１が有効になる。
ブル１３０において、入出力リードリクエストは発行さ
れた順番に格納され、有効ビット１３２がセットされ
る。入出力リードリクエストが入出力リード管理テーブ
ル１３０の上限値まで発行されると、論理積（ＡＮＤ）
回路１３３で検出され、入出力リード管理テーブルフル
信号１３１が有効になる。
【００２８】図５を参照すると、リクエストバッファ１
４０において、メモリリード管理テーブルフル信号１２
１が有効になり、且つ、コマンドフィールド１４１に保
持されているコマンドがメモリリードリクエストである
場合、論理積（ＡＮＤ）回路１４５の出力が有効にな
る。一方、入出力管理テーブルフル信号１３１が有効に
なり、且つ、コマンドフィールド１４１に保持されてい
るコマンドが入出力リードリクエストである場合、論理
積（ＡＮＤ）回路１４４の出力が有効になる。論理積
（ＡＮＤ）回路１４４及び１４５の出力の何れかが有効
になると、論理和（ＯＲ）回路１４６で検出され、論理
積（ＡＮＤ）回路１４７によりリードリクエストの発行
が抑止される。
４０において、メモリリード管理テーブルフル信号１２
１が有効になり、且つ、コマンドフィールド１４１に保
持されているコマンドがメモリリードリクエストである
場合、論理積（ＡＮＤ）回路１４５の出力が有効にな
る。一方、入出力管理テーブルフル信号１３１が有効に
なり、且つ、コマンドフィールド１４１に保持されてい
るコマンドが入出力リードリクエストである場合、論理
積（ＡＮＤ）回路１４４の出力が有効になる。論理積
（ＡＮＤ）回路１４４及び１４５の出力の何れかが有効
になると、論理和（ＯＲ）回路１４６で検出され、論理
積（ＡＮＤ）回路１４７によりリードリクエストの発行
が抑止される。
【００２９】図２を参照すると、リードリクエストに対
する応答に先だってリクエスト番号線３３０及び応答種
別線３４０（ＩＤ／ＣＯＤＥ）によって転送されてくる
リクエスト番号及び応答種別は、リードレスポンス制御
回路１５０で処理され、メモリリード管理テーブルクリ
ア信号１５１によってメモリリード管理テーブル１２０
へ、または、入出力リード管理テーブルクリア信号１５
２によって入出力リード管理テーブル１３０へそれぞれ
通知される。
する応答に先だってリクエスト番号線３３０及び応答種
別線３４０（ＩＤ／ＣＯＤＥ）によって転送されてくる
リクエスト番号及び応答種別は、リードレスポンス制御
回路１５０で処理され、メモリリード管理テーブルクリ
ア信号１５１によってメモリリード管理テーブル１２０
へ、または、入出力リード管理テーブルクリア信号１５
２によって入出力リード管理テーブル１３０へそれぞれ
通知される。
【００３０】図６を参照すると、応答種別線３４０は、
リードに対する応答がメモリリードのものか入出力リー
ドのものかを示す。すなわち、入出力リードに対する応
答であれば、入出力リード管理テーブルクリア信号１５
２が有効になる。また、メモリリードに対する応答であ
れば、リクエスト番号線３３０がメモリリードリクエス
トに付与された番号を示し、その番号がデコーダ１５４
によってデコードされて、論理積（ＡＮＤ）回路１５３
により、対応するメモリリード管理テーブルクリア信号
１５１が有効になる。
リードに対する応答がメモリリードのものか入出力リー
ドのものかを示す。すなわち、入出力リードに対する応
答であれば、入出力リード管理テーブルクリア信号１５
２が有効になる。また、メモリリードに対する応答であ
れば、リクエスト番号線３３０がメモリリードリクエス
トに付与された番号を示し、その番号がデコーダ１５４
によってデコードされて、論理積（ＡＮＤ）回路１５３
により、対応するメモリリード管理テーブルクリア信号
１５１が有効になる。
【００３１】図３を参照すると、メモリリード管理テー
ブル１２０において、メモリリード管理テーブルクリア
信号１５１が有効になると、対応する番号の有効ビット
１２４がクリアされる。一方、図４を参照すると、入出
力リード管理テーブル１３０において、入出力リード管
理テーブルクリア信号１５２が有効になると、最も先に
発行された有効ビット１３２がクリアされる。
ブル１２０において、メモリリード管理テーブルクリア
信号１５１が有効になると、対応する番号の有効ビット
１２４がクリアされる。一方、図４を参照すると、入出
力リード管理テーブル１３０において、入出力リード管
理テーブルクリア信号１５２が有効になると、最も先に
発行された有効ビット１３２がクリアされる。
【００３２】このように、本発明の実施の形態によれ
ば、メモリリード管理テーブル１２０と入出力リード管
理テーブル１３０とに分けてリードリクエストを管理す
ることにより、滞留した入出力リードリクエストが新た
なメモリリードリクエストの発生を妨害するような事象
を防止することができる。
ば、メモリリード管理テーブル１２０と入出力リード管
理テーブル１３０とに分けてリードリクエストを管理す
ることにより、滞留した入出力リードリクエストが新た
なメモリリードリクエストの発生を妨害するような事象
を防止することができる。
【００３３】次に本発明の他の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００３４】図７を参照すると、本発明の他の実施の形
態は、システムバス３００にさらにもう一つの入出力制
御回路６００が接続され、この入出力制御回路６００に
は入出力バス６５０を介して入出力デバイス６５１及び
６５２が接続される点以外は、図１により説明した実施
の形態と同様の全体構成を有している。
態は、システムバス３００にさらにもう一つの入出力制
御回路６００が接続され、この入出力制御回路６００に
は入出力バス６５０を介して入出力デバイス６５１及び
６５２が接続される点以外は、図１により説明した実施
の形態と同様の全体構成を有している。
【００３５】図８を参照すると、本発明の他の実施の形
態におけるリクエスト管理回路１００は、リードレスポ
ンス制御回路７５０、入出力リード管理テーブル７３
０、及び、リクエストバッファ７４０のパスが複数本と
なっている点以外は、図２により説明したリクエスト管
理回路と同様の構成となっている。
態におけるリクエスト管理回路１００は、リードレスポ
ンス制御回路７５０、入出力リード管理テーブル７３
０、及び、リクエストバッファ７４０のパスが複数本と
なっている点以外は、図２により説明したリクエスト管
理回路と同様の構成となっている。
【００３６】図９を参照すると、本発明の他の実施の形
態における入出力リード管理テーブル７３０は、入出力
リードリクエストを入出力デバイス制御回路単位で管理
する。すなわち、有効ビット及び論理積（ＡＮＤ）回路
の組を複数有する。この組の数はリクエスト管理回路１
００で管理しようとする入出力制御回路の数に対応す
る。論理積（ＡＮＤ）回路の各々は、各組に対応して入
出力リード管理テーブルフル信号７３１を出力する。入
出力デバイス制御回路単位で管理することとしたのは、
入出力デバイス制御回路側でその配下の入出力デバイス
に対するリードとレスポンスの順序性を維持しているた
め、リクエスト管理回路１００のレベルでの管理は入出
力デバイス制御回路毎に管理すれば十分だからである。
態における入出力リード管理テーブル７３０は、入出力
リードリクエストを入出力デバイス制御回路単位で管理
する。すなわち、有効ビット及び論理積（ＡＮＤ）回路
の組を複数有する。この組の数はリクエスト管理回路１
００で管理しようとする入出力制御回路の数に対応す
る。論理積（ＡＮＤ）回路の各々は、各組に対応して入
出力リード管理テーブルフル信号７３１を出力する。入
出力デバイス制御回路単位で管理することとしたのは、
入出力デバイス制御回路側でその配下の入出力デバイス
に対するリードとレスポンスの順序性を維持しているた
め、リクエスト管理回路１００のレベルでの管理は入出
力デバイス制御回路毎に管理すれば十分だからである。
【００３７】図１０を参照すると、リクエストバッファ
７４０は、入出力リード管理テーブルフル信号７３１の
本数に対応して論理積（ＡＮＤ）回路を有する。すなわ
ち、テーブルが満杯になった入出力制御回路に対応する
入出力リードリクエストは論理積（ＡＮＤ）回路７４４
又は７４５により検知され、論理和（ＯＲ）回路７４７
を介して論理積（ＡＮＤ）回路７４８の一端子に入力さ
れる。これにより、その入出力リードリクエストの発行
は抑止される。
７４０は、入出力リード管理テーブルフル信号７３１の
本数に対応して論理積（ＡＮＤ）回路を有する。すなわ
ち、テーブルが満杯になった入出力制御回路に対応する
入出力リードリクエストは論理積（ＡＮＤ）回路７４４
又は７４５により検知され、論理和（ＯＲ）回路７４７
を介して論理積（ＡＮＤ）回路７４８の一端子に入力さ
れる。これにより、その入出力リードリクエストの発行
は抑止される。
【００３８】図１１を参照すると、リードレスポンス制
御回路７５０は、メモリリード管理テーブルクリア信号
１５１を出力する論理積（ＡＮＤ）回路７５３及び入出
力リード管理テーブルクリア信号７５２を出力する論理
積（ＡＮＤ）回路７５５を含んでいる。論理積回路７５
３及び７５５は、それぞれ１つずつしか図示していない
が、実際にはそれぞれリクエスト番号の最大数に対応す
る数の論理積回路を有し、リクエスト番号線３３０に対
応する何れか一つの論理積回路がデコーダ７５４により
選択される。また、メモリリードリクエストか入出力リ
ードリクエストかは応答種別線３４０に対応する何れか
一方の論理積回路群がデコーダ７５６により選択され
る。
御回路７５０は、メモリリード管理テーブルクリア信号
１５１を出力する論理積（ＡＮＤ）回路７５３及び入出
力リード管理テーブルクリア信号７５２を出力する論理
積（ＡＮＤ）回路７５５を含んでいる。論理積回路７５
３及び７５５は、それぞれ１つずつしか図示していない
が、実際にはそれぞれリクエスト番号の最大数に対応す
る数の論理積回路を有し、リクエスト番号線３３０に対
応する何れか一つの論理積回路がデコーダ７５４により
選択される。また、メモリリードリクエストか入出力リ
ードリクエストかは応答種別線３４０に対応する何れか
一方の論理積回路群がデコーダ７５６により選択され
る。
【００３９】次に、本発明の上記他の実施の形態の動作
について説明する。
について説明する。
【００４０】図７を参照すると、プロセッサ２００から
のリード命令はリクエスト管理回路１００からリードリ
クエストとしてシステムバス３００に発行される。この
リード命令のターゲットがメモリ４５０であればメモリ
制御回路４００が応答し、ターゲットが入出力デバイス
であれば入出力制御回路５００または６００がさらに下
の入出力バス５５０または６５０へリードリクエストを
発行して、入出力デバイス５５１〜５５３または６５１
〜６５２のいずれかが応答し、さらには入出力制御回路
５００または６００がシステムバス３００へ応答を返
す。
のリード命令はリクエスト管理回路１００からリードリ
クエストとしてシステムバス３００に発行される。この
リード命令のターゲットがメモリ４５０であればメモリ
制御回路４００が応答し、ターゲットが入出力デバイス
であれば入出力制御回路５００または６００がさらに下
の入出力バス５５０または６５０へリードリクエストを
発行して、入出力デバイス５５１〜５５３または６５１
〜６５２のいずれかが応答し、さらには入出力制御回路
５００または６００がシステムバス３００へ応答を返
す。
【００４１】図２を参照すると、リクエスト管理回路１
００において、デコーダ１１０は、プロセッサ２００か
らのリード命令をデコードして、ターゲットがメモリで
あるか入出力であるか、さらには何れの入出力デバイス
制御回路配下の入出力デバイスであるかを識別する。コ
マンド生成回路１１５は、そのターゲットに応じたリー
ドリクエストのコマンドをコマンド生成回路１１５で生
成した後、リクエストバッファ７４０に格納する。
００において、デコーダ１１０は、プロセッサ２００か
らのリード命令をデコードして、ターゲットがメモリで
あるか入出力であるか、さらには何れの入出力デバイス
制御回路配下の入出力デバイスであるかを識別する。コ
マンド生成回路１１５は、そのターゲットに応じたリー
ドリクエストのコマンドをコマンド生成回路１１５で生
成した後、リクエストバッファ７４０に格納する。
【００４２】図１０を参照すると、リクエストバッファ
７４０において、コマンドはコマンドフィールド７４１
に、リードリクエストのアドレスはアドレスフィールド
７４２にそれぞれ保持され、有効ビット７４３がセット
される。
７４０において、コマンドはコマンドフィールド７４１
に、リードリクエストのアドレスはアドレスフィールド
７４２にそれぞれ保持され、有効ビット７４３がセット
される。
【００４３】図８を参照すると、リクエスト管理回路１
００において、リードリクエストは、アドレス／コマン
ド線３１０（ＡＤＲ／ＣＭＤ）に発行され、それがメモ
リへのリードリクエストであればメモリリード管理テー
ブル１２０にて、入出力リードリクエストであれば入出
力リード管理テーブル７３０にて管理される。
００において、リードリクエストは、アドレス／コマン
ド線３１０（ＡＤＲ／ＣＭＤ）に発行され、それがメモ
リへのリードリクエストであればメモリリード管理テー
ブル１２０にて、入出力リードリクエストであれば入出
力リード管理テーブル７３０にて管理される。
【００４４】図９を参照すると、入出力リード管理テー
ブル７３０において、入出力リードリクエストは、入出
力デバイス制御回路単位で管理されるため、対応する入
出力デバイス制御回路側のテーブルに発行された順番に
格納され、有効ビット７３２または７３４がセットされ
る。入出力リードリクエストが入出力リード管理テーブ
ル７３０の上限値まで発行されると、論理積（ＡＮＤ）
回路７３３または７３５で検出され、対応する入出力デ
バイス制御回路側の入出力リード管理テーブルフル信号
７３１が有効になる。
ブル７３０において、入出力リードリクエストは、入出
力デバイス制御回路単位で管理されるため、対応する入
出力デバイス制御回路側のテーブルに発行された順番に
格納され、有効ビット７３２または７３４がセットされ
る。入出力リードリクエストが入出力リード管理テーブ
ル７３０の上限値まで発行されると、論理積（ＡＮＤ）
回路７３３または７３５で検出され、対応する入出力デ
バイス制御回路側の入出力リード管理テーブルフル信号
７３１が有効になる。
【００４５】図１０を参照すると、リクエストバッファ
７４０において、メモリリード管理テーブルフル信号１
２１が有効になり、且つ、コマンドフィールド７４１に
保持されているコマンドがメモリリードリクエストであ
る場合、論理積（ＡＮＤ）回路７４６の出力が有効にな
る。一方、入出力管理テーブルフル信号７３１が有効に
なり、且つ、コマンドフィールド７４１に保持されてい
るコマンドが入出力リードリクエストである場合、その
コマンドが示している入出力デバイス制御回路側の論理
積（ＡＮＤ）回路７４４または７４５の出力が有効にな
る。論理積（ＡＮＤ）回路７４４〜７４６の出力の何れ
かが有効になると、論理和（ＯＲ）回路７４７で検出さ
れ、論理積（ＡＮＤ）回路７４８によりリードリクエス
トの発行が抑止される。
７４０において、メモリリード管理テーブルフル信号１
２１が有効になり、且つ、コマンドフィールド７４１に
保持されているコマンドがメモリリードリクエストであ
る場合、論理積（ＡＮＤ）回路７４６の出力が有効にな
る。一方、入出力管理テーブルフル信号７３１が有効に
なり、且つ、コマンドフィールド７４１に保持されてい
るコマンドが入出力リードリクエストである場合、その
コマンドが示している入出力デバイス制御回路側の論理
積（ＡＮＤ）回路７４４または７４５の出力が有効にな
る。論理積（ＡＮＤ）回路７４４〜７４６の出力の何れ
かが有効になると、論理和（ＯＲ）回路７４７で検出さ
れ、論理積（ＡＮＤ）回路７４８によりリードリクエス
トの発行が抑止される。
【００４６】図７を参照すると、リードリクエストに対
する応答に先だってリクエスト番号線３３０及び応答種
別線３４０（ＩＤ／ＣＯＤＥ）によって転送されてくる
リクエスト番号及び応答種別は、リードレスポンス制御
回路７５０で処理され、メモリリード管理テーブルクリ
ア信号１５１によってメモリリード管理テーブル１２０
へ、入出力リード管理テーブルクリア信号７５２によっ
て入出力リード管理テーブル７３０へ通知される。
する応答に先だってリクエスト番号線３３０及び応答種
別線３４０（ＩＤ／ＣＯＤＥ）によって転送されてくる
リクエスト番号及び応答種別は、リードレスポンス制御
回路７５０で処理され、メモリリード管理テーブルクリ
ア信号１５１によってメモリリード管理テーブル１２０
へ、入出力リード管理テーブルクリア信号７５２によっ
て入出力リード管理テーブル７３０へ通知される。
【００４７】図１１を参照すると、リードレスポンス制
御回路７５０において、応答種別線３４０は、リードに
対する応答がメモリリードのものか入出力リードのもの
かを示し、リクエスト番号線３３０はメモリリードに対
する応答であればメモリリードリクエストに付与された
番号を、入出力リードに対する応答であればどの入出力
デバイス制御回路からの応答であるかを示す。メモリリ
ードに対する応答では、その番号がデコーダ７５４によ
ってデコードされて、論理積（ＡＮＤ）回路７５３によ
り対応するメモリリード管理テーブルクリア信号７５１
が有効になり、入出力リードに対する応答ではその入出
力デバイス制御回路の番号がデコーダ７５４によってデ
コードされて、論理積（ＡＮＤ）回路７５５により、対
応する入出力リード管理テーブルクリア信号７５２が有
効になる。
御回路７５０において、応答種別線３４０は、リードに
対する応答がメモリリードのものか入出力リードのもの
かを示し、リクエスト番号線３３０はメモリリードに対
する応答であればメモリリードリクエストに付与された
番号を、入出力リードに対する応答であればどの入出力
デバイス制御回路からの応答であるかを示す。メモリリ
ードに対する応答では、その番号がデコーダ７５４によ
ってデコードされて、論理積（ＡＮＤ）回路７５３によ
り対応するメモリリード管理テーブルクリア信号７５１
が有効になり、入出力リードに対する応答ではその入出
力デバイス制御回路の番号がデコーダ７５４によってデ
コードされて、論理積（ＡＮＤ）回路７５５により、対
応する入出力リード管理テーブルクリア信号７５２が有
効になる。
【００４８】図９を参照すると、入出力リード管理テー
ブル７３０において、入出力リード管理テーブルクリア
信号７５２が有効になると、その入出力デバイス制御回
路に対応した最も先に発行された有効ビット７３２また
は７３４をクリアする。
ブル７３０において、入出力リード管理テーブルクリア
信号７５２が有効になると、その入出力デバイス制御回
路に対応した最も先に発行された有効ビット７３２また
は７３４をクリアする。
【００４９】このように、本発明の他の実施の形態によ
れば、さらに複数の入出力制御回路を含むシステムにも
対応することができる。
れば、さらに複数の入出力制御回路を含むシステムにも
対応することができる。
【００５０】
【発明の効果】以上の説明で明らかなように、本発明に
よると、メモリリードと入出力リードとを別々に管理す
ることができ、バス使用効率およびスループットの向上
を図ることができる。
よると、メモリリードと入出力リードとを別々に管理す
ることができ、バス使用効率およびスループットの向上
を図ることができる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施の形態におけるリクエスト管理回
路を示すブロック図である。
路を示すブロック図である。
【図３】本発明の実施の形態におけるメモリリード管理
テーブルを示すブロック図である。
テーブルを示すブロック図である。
【図４】本発明の実施の形態における入出力管理テーブ
ルを示すブロック図である。
ルを示すブロック図である。
【図５】本発明の実施の形態におけるリクエストバッフ
ァを示すブロック図である。
ァを示すブロック図である。
【図６】本発明の実施の形態におけるリードレスポンス
制御回路を示すブロック図である。
制御回路を示すブロック図である。
【図７】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図８】本発明の他の実施の形態におけるリクエスト管
理回路を示すブロック図である。
理回路を示すブロック図である。
【図９】本発明の他の実施の形態における入出力リード
管理テーブルを示すブロック図である。
管理テーブルを示すブロック図である。
【図１０】本発明の他の実施の形態におけるリクエスト
バッファを示すブロック図である。
バッファを示すブロック図である。
【図１１】本発明の他の実施の形態におけるリードレス
ポンス制御回路を示すブロック図である。
ポンス制御回路を示すブロック図である。
１００ リクエスト管理回路 １１０ デコーダ １１５ コマンド生成回路 １２０ メモリリード管理テーブル １３０ 入出力リード管理テーブル １４０ リクエストバッファ １５０ リードレスポンス制御回路 ２００ プロセッサ ３００ システムバス ３１０ アドレス／コマンド線 ３３０ リクエスト番号線 ３４０ 応答種別線 ４００ メモリ制御回路 ４５０ メモリ ５００ 入出力制御回路 ５５０ 入出力バス ５５１〜５５３ 入出力デバイス ６００ 入出力制御回路 ６５０ 入出力バス ６５１，６５３ 入出力デバイス ７３０ 入出力リード管理テーブル ７４０ リクエストバッファ ７５０ リードレスポンス制御回路
Claims (5)
- 【請求項１】 スプリット方式のバスに接続され、 プロセッサからのリクエストを保持し、前記バスに対し
てリクエストの発行を行うリクエストバッファと、 メモリに対するリードリクエストを管理するメモリリー
ド管理テーブルと、 入出力デバイスに対するリードリクエストを管理する入
出力リード管理テーブルと、 リードリクエストに対する応答に応じて前記メモリリー
ド管理テーブルまたは入出力リード管理テーブルから対
応するリクエストをクリアするリードレスポンス制御回
路とを含み、 前記リクエストバッファは、前記メモリリード管理テー
ブルが満杯であり且つ前記リクエストがメモリリードリ
クエストである場合、または、前記入出力リード管理テ
ーブルが満杯であり且つ前記リクエストが入出力リード
リクエストである場合、前記リクエストの発行を抑止す
る ことを特徴とするリクエスト管理回路。 - 【請求項２】 前記メモリリード管理テーブルは、各メ
モリリードリクエストに付与された番号によって各メモ
リリードリクエストに対応する有効ビットを格納し、 前記入出力リード管理テーブルは、入出力リードリクエ
ストが発行された順番に各入出力リードリクエストに対
応する有効ビットを格納することを特徴とする請求項１
記載のリクエスト管理回路。 - 【請求項３】 前記入出力デバイスは複数の入出力制御
回路の内の何れか一つの配下に属し、 前記入出力リード管理テーブルは前記複数の入出力制御
回路毎に一つずつの管理テーブルを含むことを特徴とす
る請求項１記載のリクエスト管理回路。 - 【請求項４】 プロセッサと、メモリと、入出力デバイ
スと、スプリット方式のシステムバスと、前記プロセッ
サと前記システムバスとを接続するリクエスト管理回路
と、前記システムバスと前記メモリとを接続するメモリ
制御回路と、前記システムバスと前記入出力デバイスと
を接続する入出力制御回路とを含む情報処理システムに
おいて、 前記リクエスト管理回路は、 前記プロセッサからのリクエストを保持し、前記システ
ムバスに対してリクエストの発行を行うリクエストバッ
ファと、 前記システムバスに発行されたリクエストのうち、 前記
メモリに対するリードリクエストを管理するメモリリー
ド管理テーブルと、 前記システムバスに発行されたリクエストのうち、 前記
入出力デバイスに対するリードリクエストを管理する入
出力リード管理テーブルとを有し、 前記リクエストバッファは、前記メモリリード管理テー
ブルが満杯であり且つ前記リクエストがメモリリードリ
クエストである場合、または、前記入出力管理テーブル
が満杯であり且つ前記リクエストが入出力リードリクエ
ストである場合、前記リクエストの発行を抑止する こと
を特徴とする情報処理システム。 - 【請求項５】 前記入出力制御回路を前記システムバス
に複数接続し、 前記入出力リード管理テーブルは前記複数の入出力制御
回路毎に一つずつの管理テーブルを含むことを特徴とす
る請求項４記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073897A JP3186661B2 (ja) | 1997-09-16 | 1997-09-16 | リクエスト管理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073897A JP3186661B2 (ja) | 1997-09-16 | 1997-09-16 | リクエスト管理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196107A JPH1196107A (ja) | 1999-04-09 |
| JP3186661B2 true JP3186661B2 (ja) | 2001-07-11 |
Family
ID=17212313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25073897A Expired - Fee Related JP3186661B2 (ja) | 1997-09-16 | 1997-09-16 | リクエスト管理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186661B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763034B1 (en) * | 1999-10-01 | 2004-07-13 | Stmicroelectronics, Ltd. | Connection ports for interconnecting modules in an integrated circuit |
| KR100708096B1 (ko) | 2000-07-21 | 2007-04-16 | 삼성전자주식회사 | 버스 시스템 및 그 실행 순서 조정방법 |
-
1997
- 1997-09-16 JP JP25073897A patent/JP3186661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1196107A (ja) | 1999-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
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