JP3204185B2 - Ｉ／ｏリード制御装置及び方法 - Google Patents
Ｉ／ｏリード制御装置及び方法Info
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- JP3204185B2 JP3204185B2 JP31532597A JP31532597A JP3204185B2 JP 3204185 B2 JP3204185 B2 JP 3204185B2 JP 31532597 A JP31532597 A JP 31532597A JP 31532597 A JP31532597 A JP 31532597A JP 3204185 B2 JP3204185 B2 JP 3204185B2
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｉ／Ｏリード制御
装置に係り、特にシステムバスによって接続される各コ
ンピュータシステムの各プロセッサより各々発行される
リードリクエストを制御するＩ／Ｏリード制御装置及び
方法に関する。
装置に係り、特にシステムバスによって接続される各コ
ンピュータシステムの各プロセッサより各々発行される
リードリクエストを制御するＩ／Ｏリード制御装置及び
方法に関する。
【０００２】
【従来の技術】従来、この種の技術として、特開平５−
２３３５２８号公報に記載のものがある。一般に、リー
ドサイクルとそのレスボンス（応答）サイクルの分離が
可能なスプリット方式のバスを用いたコンピュータシス
テムでは、リードサイクルとレスポンスサイクルとを対
応付ける手段として、レスポンスサイクル時に元のリー
ドサイクルを特定する信号線を、アドレス線とは別に設
けることにより、バス使用効率の向上を図っている。
２３３５２８号公報に記載のものがある。一般に、リー
ドサイクルとそのレスボンス（応答）サイクルの分離が
可能なスプリット方式のバスを用いたコンピュータシス
テムでは、リードサイクルとレスポンスサイクルとを対
応付ける手段として、レスポンスサイクル時に元のリー
ドサイクルを特定する信号線を、アドレス線とは別に設
けることにより、バス使用効率の向上を図っている。
【０００３】特開平５−２３３５２８号公報に記載の発
明では、このようなリードサイクルとそのレスボンス
（応答）サイクルの分離が可能なスプリット方式のバス
を用いたコンピュータシステムにおいて、バスに接続さ
れる各モジュールにモジュールＩＤを指定する手段を設
け、レスポンスサイクルにて、アドレス線とは別の信号
線により転送されるモジュールＩＤにより、元のリード
サイクルを特定する技術が開示されている。
明では、このようなリードサイクルとそのレスボンス
（応答）サイクルの分離が可能なスプリット方式のバス
を用いたコンピュータシステムにおいて、バスに接続さ
れる各モジュールにモジュールＩＤを指定する手段を設
け、レスポンスサイクルにて、アドレス線とは別の信号
線により転送されるモジュールＩＤにより、元のリード
サイクルを特定する技術が開示されている。
【０００４】この発明によると、バスが階層的に接続さ
れており、あるモジュール配下のバスに接続されている
別のモジュールに対してもモジュールＩＤが割り付けら
れ、システムバス上は１つのモジュールであっても、そ
のモジュール配下のバスの別のモジュールに対しても、
個別にアクセスすることが可能となる。
れており、あるモジュール配下のバスに接続されている
別のモジュールに対してもモジュールＩＤが割り付けら
れ、システムバス上は１つのモジュールであっても、そ
のモジュール配下のバスの別のモジュールに対しても、
個別にアクセスすることが可能となる。
【０００５】しかしながら、上記従来例においては、１
つのモジュールに対してモジュールＩＤが１つしか割り
付けられていないため、そのモジュールには同時に１つ
しかリードサイクルを起動できないという問題があっ
た。
つのモジュールに対してモジュールＩＤが１つしか割り
付けられていないため、そのモジュールには同時に１つ
しかリードサイクルを起動できないという問題があっ
た。
【０００６】これについては、モジュール毎にＩＤを割
り付けるのではなく、システムバス上で全てのリードが
ユニークとなるようなＩＤを付けて管理する方法を採る
ことによって、１つのモジュールにて複数のリードリク
エストを発行できるようにすることが可能ではある。し
かし、この方法によっても管理できるリードリクエスト
の数は論理回路量によって制限されてしまうという問題
が残る。
り付けるのではなく、システムバス上で全てのリードが
ユニークとなるようなＩＤを付けて管理する方法を採る
ことによって、１つのモジュールにて複数のリードリク
エストを発行できるようにすることが可能ではある。し
かし、この方法によっても管理できるリードリクエスト
の数は論理回路量によって制限されてしまうという問題
が残る。
【０００７】また、上記方法では、メモリへのリードリ
クエストとＩ／Ｏデバイスヘのリードリクエストととい
う応答速度の異なるリクエストをひとまとめにして管理
することになるが、これは、システムバスの使用効率の
面から言って、以下の点で問題がある。
クエストとＩ／Ｏデバイスヘのリードリクエストととい
う応答速度の異なるリクエストをひとまとめにして管理
することになるが、これは、システムバスの使用効率の
面から言って、以下の点で問題がある。
【０００８】即ち、近年のメモリデバイスはアクセス速
度の向上により、その応答性能が格段に上がってきてい
る。一方、Ｉ／Ｏデバイスに関してはＩ／Ｏバスの階層
化等により、メモリに比べると、格段に応答性能が悪い
のが実状である。このため、管理できる数の限られたリ
クエスト（例えばリクエストキュー）の中に、Ｉ／Ｏデ
バイスヘのリードリクエストが多数存在する（なかなか
処理が完了しないため）こととなり、結果として応答の
早いメモリへのリードリクエストの発行を妨げることと
なる。
度の向上により、その応答性能が格段に上がってきてい
る。一方、Ｉ／Ｏデバイスに関してはＩ／Ｏバスの階層
化等により、メモリに比べると、格段に応答性能が悪い
のが実状である。このため、管理できる数の限られたリ
クエスト（例えばリクエストキュー）の中に、Ｉ／Ｏデ
バイスヘのリードリクエストが多数存在する（なかなか
処理が完了しないため）こととなり、結果として応答の
早いメモリへのリードリクエストの発行を妨げることと
なる。
【０００９】
【発明が解決しようとする課題】以上述べたように、上
記従来の技術によると、応答速度の速いメモリに対して
Ｉ／Ｏデバイスは応答速度が遅く、さらにはブリッジＬ
ＳＩを経由してのＩ／Ｏバスの多層化にともない、応答
速度の遅さがさらに増すことになる。このため、Ｉ／Ｏ
デバイスに対するリードリクエストがシステムバスに長
時間滞留してしまうこととなり、メモリに対するリード
リクエストと、Ｉ／Ｏデバイスに対するリードリクエス
トとを、同じリードリクエストとして扱った場合、シス
テムバスに発行できるリードリクエストの数（特にメモ
リに対するリードリクエストの数）が制限されてしまう
こととなり、これにより、バス使用効率及びスループッ
トの向上が阻害されるという問題（欠点）があった。
記従来の技術によると、応答速度の速いメモリに対して
Ｉ／Ｏデバイスは応答速度が遅く、さらにはブリッジＬ
ＳＩを経由してのＩ／Ｏバスの多層化にともない、応答
速度の遅さがさらに増すことになる。このため、Ｉ／Ｏ
デバイスに対するリードリクエストがシステムバスに長
時間滞留してしまうこととなり、メモリに対するリード
リクエストと、Ｉ／Ｏデバイスに対するリードリクエス
トとを、同じリードリクエストとして扱った場合、シス
テムバスに発行できるリードリクエストの数（特にメモ
リに対するリードリクエストの数）が制限されてしまう
こととなり、これにより、バス使用効率及びスループッ
トの向上が阻害されるという問題（欠点）があった。
【００１０】そこで、本発明の目的は、メモリに対する
リードリクエストとＩ／Ｏデバイスに対するリードリク
エストとを別々に管理することにより、メモリリードと
Ｉ／Ｏリード双方の管理の容易化、及びシステムバスの
使用効率並びにスループットの向上を図ると共に、複数
のプロセッサからのＩ／Ｏデバイスヘのリードリクエス
トが競合した場合でも、Ｉ／Ｏのリード管理を容易に実
施し得るＩ／Ｏリード制御装置及び方法を提供すること
にある。
リードリクエストとＩ／Ｏデバイスに対するリードリク
エストとを別々に管理することにより、メモリリードと
Ｉ／Ｏリード双方の管理の容易化、及びシステムバスの
使用効率並びにスループットの向上を図ると共に、複数
のプロセッサからのＩ／Ｏデバイスヘのリードリクエス
トが競合した場合でも、Ｉ／Ｏのリード管理を容易に実
施し得るＩ／Ｏリード制御装置及び方法を提供すること
にある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリ制御回路とＩ／Ｏデバイス制御回
路と複数のプロセッサ制御回路がスプリット方式のシス
テムバスに接続され、前記メモリ制御回路にはメモリが
接続され、かつ前記Ｉ／Ｏデバイス制御回路には複数の
Ｉ／ＯデバイスがＩ／Ｏバスにより接続されたＩ／Ｏリ
ード制御装置において、前記プロセッサ制御回路から、
前記Ｉ／Ｏデバイス制御回路配下の任意のＩ／Ｏデバイ
スへのＩ／Ｏリードリクエスト、および前記メモリ制御
回路へのメモリリードリクエストを前記システムバス上
に発行するためのリードリクエスト発行手段と、前記Ｉ
／ＯデバイスへのＩ／Ｏリードリクエストを前記メモリ
制御回路へのメモリリードリクエストと区別するための
リードリクエスト区別手段と、前記メモリリードリクエ
ストを管理するメモリリード管理テーブルと、自プロセ
ッサ制御回路が発行したＩ／Ｏリードリクエストと他プ
ロセッサ制御回路が発行したＩ／Ｏリードリクエストを
区別して管理するＩ／Ｏリード管理テーブルと、前記Ｉ
／Ｏデバイス制御回路からのリードレスポンスを前記メ
モリ制御回路からのリードレスポンスと区別するための
リードレスポンス区別手段と、前記メモリリードリクエ
ストの発行数およびＩ／Ｏリードリクエストの発行数
を、前記メモリリード管理テーブルおよびＩ／Ｏリード
管理テーブルに基づいて制限するリードリクエスト発行
制限手段とを備え、前記メモリリード管理テーブルは、
発行されたメモリリードリクエストを記憶し、前記メモ
リ制御回路からリードレスポンスの応答があると、前記
応答のあったリードレスポンスに対応したメモリリード
リクエストを削除し、前記Ｉ／Ｏリード管理テーブル
は、発行されたＩ／Ｏリードリクエストを記憶し、前記
Ｉ／Ｏデバイス制御回路からリードレスポンスの応答が
あると前記応答のあったリードレスポンスに対応したＩ
／Ｏリードリクエストを削除し、前記リードリクエスト
発行制限手段は、発行されたメモリリードリクエスト
が、前記メモリリード管理テーブルの管理テーブルにて
管理可能な個数の上限値まで発行されると、前記リード
リクエスト発行手段を制御して、メモリリードリクエス
トコマンドの発行を制限し、発行されたＩ／Ｏリードリ
クエストが、前記Ｉ／Ｏリード管理テーブルの管理テー
ブルにて管理可能な個数の上限 値まで発行されると、前
記リードリクエスト発行手段を制御して、Ｉ／Ｏリード
リクエストコマンドの発行を制限することを特徴とす
る。
め、本発明は、メモリ制御回路とＩ／Ｏデバイス制御回
路と複数のプロセッサ制御回路がスプリット方式のシス
テムバスに接続され、前記メモリ制御回路にはメモリが
接続され、かつ前記Ｉ／Ｏデバイス制御回路には複数の
Ｉ／ＯデバイスがＩ／Ｏバスにより接続されたＩ／Ｏリ
ード制御装置において、前記プロセッサ制御回路から、
前記Ｉ／Ｏデバイス制御回路配下の任意のＩ／Ｏデバイ
スへのＩ／Ｏリードリクエスト、および前記メモリ制御
回路へのメモリリードリクエストを前記システムバス上
に発行するためのリードリクエスト発行手段と、前記Ｉ
／ＯデバイスへのＩ／Ｏリードリクエストを前記メモリ
制御回路へのメモリリードリクエストと区別するための
リードリクエスト区別手段と、前記メモリリードリクエ
ストを管理するメモリリード管理テーブルと、自プロセ
ッサ制御回路が発行したＩ／Ｏリードリクエストと他プ
ロセッサ制御回路が発行したＩ／Ｏリードリクエストを
区別して管理するＩ／Ｏリード管理テーブルと、前記Ｉ
／Ｏデバイス制御回路からのリードレスポンスを前記メ
モリ制御回路からのリードレスポンスと区別するための
リードレスポンス区別手段と、前記メモリリードリクエ
ストの発行数およびＩ／Ｏリードリクエストの発行数
を、前記メモリリード管理テーブルおよびＩ／Ｏリード
管理テーブルに基づいて制限するリードリクエスト発行
制限手段とを備え、前記メモリリード管理テーブルは、
発行されたメモリリードリクエストを記憶し、前記メモ
リ制御回路からリードレスポンスの応答があると、前記
応答のあったリードレスポンスに対応したメモリリード
リクエストを削除し、前記Ｉ／Ｏリード管理テーブル
は、発行されたＩ／Ｏリードリクエストを記憶し、前記
Ｉ／Ｏデバイス制御回路からリードレスポンスの応答が
あると前記応答のあったリードレスポンスに対応したＩ
／Ｏリードリクエストを削除し、前記リードリクエスト
発行制限手段は、発行されたメモリリードリクエスト
が、前記メモリリード管理テーブルの管理テーブルにて
管理可能な個数の上限値まで発行されると、前記リード
リクエスト発行手段を制御して、メモリリードリクエス
トコマンドの発行を制限し、発行されたＩ／Ｏリードリ
クエストが、前記Ｉ／Ｏリード管理テーブルの管理テー
ブルにて管理可能な個数の上限 値まで発行されると、前
記リードリクエスト発行手段を制御して、Ｉ／Ｏリード
リクエストコマンドの発行を制限することを特徴とす
る。
【００１２】また、本発明は、メモリ制御回路とＩ／Ｏ
デバイス制御回路と複数のプロセッサ制御回路がスプリ
ット方式のシステムバスに接続され、前記メモリ制御回
路にはメモリが接続され、かつ前記Ｉ／Ｏデバイス制御
回路には複数のＩ／ＯデバイスがＩ／Ｏバスにより接続
されたＩ／Ｏリード制御装置におけるＩ／Ｏリード制御
方法において、前記プロセッサ制御回路から、前記Ｉ／
Ｏデバイス制御回路配下の任意のＩ／ＯデバイスへのＩ
／Ｏリードリクエスト、および前記メモリ制御回路への
メモリリードリクエストを前記システムバス上に発行す
るステップと、前記Ｉ／ＯデバイスへのＩ／Ｏリードリ
クエストを前記メモリ制御回路へのメモリリードリクエ
ストと区別するステップと、前記メモリリードリクエス
トをメモリリード管理テーブルで管理するステップと、
自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別してＩ／Ｏリード管理テーブルで管理する
ステップと、前記Ｉ／Ｏデバイス制御回路からのリード
レスポンスを前記メモリ制御回路からのリードレスポン
スと区別するステップと、前記メモリリードリクエスト
の発行数およびＩ／Ｏリードリクエストの発行数を、前
記メモリリード管理テーブルおよびＩ／Ｏリード管理テ
ーブルに基づいて制限するステップとを含み、前記メモ
リリード管理テーブルは、発行されたメモリリードリク
エストを記憶し、前記メモリ制御回路からリードレスポ
ンスの応答があると、前記応答のあったリードレスポン
スに対応したメモリリードリクエストを削除し、前記Ｉ
／Ｏリード管理テーブルは、発行されたＩ／Ｏリードリ
クエストを記憶し、前記Ｉ／Ｏデバイス制御回路からリ
ードレスポンスの応答があると前記応答のあったリード
レスポンスに対応したＩ／Ｏリードリクエストを削除
し、前記リードリクエスト発行制限手段は、発行された
メモリリードリクエストが、前記メモリリード管理テー
ブルの管理テーブルにて管理可能な個数の上限値まで発
行されると、前記リードリクエスト発行手段を制御し
て、メモリリードリクエストコマンドの発行を制限し、
発行されたＩ／Ｏリードリクエストが、前記Ｉ／Ｏリー
ド管理テーブルの管理テーブルにて管理可能な個数の上
限値まで発行されると、前記リードリクエスト発行手段
を制御して、Ｉ／Ｏリードリクエストコマンドの発行を
制限することを特徴とする。
デバイス制御回路と複数のプロセッサ制御回路がスプリ
ット方式のシステムバスに接続され、前記メモリ制御回
路にはメモリが接続され、かつ前記Ｉ／Ｏデバイス制御
回路には複数のＩ／ＯデバイスがＩ／Ｏバスにより接続
されたＩ／Ｏリード制御装置におけるＩ／Ｏリード制御
方法において、前記プロセッサ制御回路から、前記Ｉ／
Ｏデバイス制御回路配下の任意のＩ／ＯデバイスへのＩ
／Ｏリードリクエスト、および前記メモリ制御回路への
メモリリードリクエストを前記システムバス上に発行す
るステップと、前記Ｉ／ＯデバイスへのＩ／Ｏリードリ
クエストを前記メモリ制御回路へのメモリリードリクエ
ストと区別するステップと、前記メモリリードリクエス
トをメモリリード管理テーブルで管理するステップと、
自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別してＩ／Ｏリード管理テーブルで管理する
ステップと、前記Ｉ／Ｏデバイス制御回路からのリード
レスポンスを前記メモリ制御回路からのリードレスポン
スと区別するステップと、前記メモリリードリクエスト
の発行数およびＩ／Ｏリードリクエストの発行数を、前
記メモリリード管理テーブルおよびＩ／Ｏリード管理テ
ーブルに基づいて制限するステップとを含み、前記メモ
リリード管理テーブルは、発行されたメモリリードリク
エストを記憶し、前記メモリ制御回路からリードレスポ
ンスの応答があると、前記応答のあったリードレスポン
スに対応したメモリリードリクエストを削除し、前記Ｉ
／Ｏリード管理テーブルは、発行されたＩ／Ｏリードリ
クエストを記憶し、前記Ｉ／Ｏデバイス制御回路からリ
ードレスポンスの応答があると前記応答のあったリード
レスポンスに対応したＩ／Ｏリードリクエストを削除
し、前記リードリクエスト発行制限手段は、発行された
メモリリードリクエストが、前記メモリリード管理テー
ブルの管理テーブルにて管理可能な個数の上限値まで発
行されると、前記リードリクエスト発行手段を制御し
て、メモリリードリクエストコマンドの発行を制限し、
発行されたＩ／Ｏリードリクエストが、前記Ｉ／Ｏリー
ド管理テーブルの管理テーブルにて管理可能な個数の上
限値まで発行されると、前記リードリクエスト発行手段
を制御して、Ｉ／Ｏリードリクエストコマンドの発行を
制限することを特徴とする。
【００１３】上記記載の発明によれば、メモリリードと
Ｉ／Ｏリードとを別々に管理するための機構を持たせた
ことにより、バス使用効率及びスループットの向上をは
かることができ、さらに複数のプロセッサが同一のＩ／
Ｏ制御回路あるいはＩ／Ｏデバイスへ同時にリードを発
行した場合でも、リードに対するレスポンスの順序性を
保証することができる。
Ｉ／Ｏリードとを別々に管理するための機構を持たせた
ことにより、バス使用効率及びスループットの向上をは
かることができ、さらに複数のプロセッサが同一のＩ／
Ｏ制御回路あるいはＩ／Ｏデバイスへ同時にリードを発
行した場合でも、リードに対するレスポンスの順序性を
保証することができる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は本発明のＩ／Ｏリード制御装置の第
１の実施の形態を示すブロック図である。
１の実施の形態を示すブロック図である。
【００１６】図１において、プロセッサ制御回路１０は
プロセッサ１１とシステムバス１のブリッジ回路であ
り、システムバス１には複数のプロセッサ制御回路１０
とプロセッサ１１の組とＩ／Ｏ制御回路２０、メモリ制
御回路４０が接続される。さらにＩ／Ｏ制御回路２０に
はＩ／Ｏバス２が接続され、このＩ／Ｏバス２には複数
のＩ／Ｏデバイス２１〜２３が接続される。
プロセッサ１１とシステムバス１のブリッジ回路であ
り、システムバス１には複数のプロセッサ制御回路１０
とプロセッサ１１の組とＩ／Ｏ制御回路２０、メモリ制
御回路４０が接続される。さらにＩ／Ｏ制御回路２０に
はＩ／Ｏバス２が接続され、このＩ／Ｏバス２には複数
のＩ／Ｏデバイス２１〜２３が接続される。
【００１７】図２はプロセッサ制御回路１０の一構成例
を示したブロック図である。
を示したブロック図である。
【００１８】図２におけるプロセッサ制御回路１０は、
プロセッサからのリクエストをデコードするデコーダ１
００と、システムバス１を構成するＡＤＲ／ＣＭＤバス
４に対して発行されるリクエストコマンドを生成するコ
マンド生成回路１１０と、発行前のリクエストを保持し
ておくリクエストバッファ１４０と、発行したメモリリ
ードリクエストを管理するメモリリード管理テーブル１
２０と、発行したＩ／Ｏリードリクエストを管理するＩ
／Ｏリード管理テーブル１３０と、システムバス１のＩ
Ｄバス５及びＣＯＤＥバス６にて転送されるレスポンス
情報を処理するリードレスポンス制御回路１５０とによ
り構成される。
プロセッサからのリクエストをデコードするデコーダ１
００と、システムバス１を構成するＡＤＲ／ＣＭＤバス
４に対して発行されるリクエストコマンドを生成するコ
マンド生成回路１１０と、発行前のリクエストを保持し
ておくリクエストバッファ１４０と、発行したメモリリ
ードリクエストを管理するメモリリード管理テーブル１
２０と、発行したＩ／Ｏリードリクエストを管理するＩ
／Ｏリード管理テーブル１３０と、システムバス１のＩ
Ｄバス５及びＣＯＤＥバス６にて転送されるレスポンス
情報を処理するリードレスポンス制御回路１５０とによ
り構成される。
【００１９】図３はメモリリード管理テーブル１２０に
おける内部構成の一例を示したブロック図である。
おける内部構成の一例を示したブロック図である。
【００２０】図３におけるメモリリード管理テーブル１
２０は、メモリリードリクエストに番号を付与して管理
するためのＩＤフィールド１２２と、リクエストのアド
レスを保持するアドレス部１２３と、有効ビット１２４
と、論理積（ＡＮＤ）回路１２５により構成される。ま
た、論理積回路１２５よりメモリリード管理テーブルｆ
ｕｌｌ信号１２１が出力される。
２０は、メモリリードリクエストに番号を付与して管理
するためのＩＤフィールド１２２と、リクエストのアド
レスを保持するアドレス部１２３と、有効ビット１２４
と、論理積（ＡＮＤ）回路１２５により構成される。ま
た、論理積回路１２５よりメモリリード管理テーブルｆ
ｕｌｌ信号１２１が出力される。
【００２１】図４はＩ／０リード管理テーブル１３０の
内部構成の一例を示したブロック図である。
内部構成の一例を示したブロック図である。
【００２２】図４におけるＩ／０リード管理テーブル１
３０は、各々のプロセッサ制御回路１０がリクエストを
発行したことを示す自発行ビット１３２と、有効ビット
１３３と、論理積回路１３４により構成される。また、
論理積回路１３４よりＩ／Ｏリード管理テーブルｆｕｌ
ｌ信号１３１が出力される。
３０は、各々のプロセッサ制御回路１０がリクエストを
発行したことを示す自発行ビット１３２と、有効ビット
１３３と、論理積回路１３４により構成される。また、
論理積回路１３４よりＩ／Ｏリード管理テーブルｆｕｌ
ｌ信号１３１が出力される。
【００２３】図５はリクエストバッファ１４０における
内部構成の一例を示したブロック図である。
内部構成の一例を示したブロック図である。
【００２４】図５におけるリクエストバッファ１４０
は、コマンド格納部１４１と、アドレス格納部１４２
と、有効ビット１４３と、論理積回路１４４，１４５，
並びに１４７と、論理和（ＯＲ）回路１４６により構成
される。
は、コマンド格納部１４１と、アドレス格納部１４２
と、有効ビット１４３と、論理積回路１４４，１４５，
並びに１４７と、論理和（ＯＲ）回路１４６により構成
される。
【００２５】図６はリードレスポンス制御回路１５０の
内部構成の一例を示したブロック図である。
内部構成の一例を示したブロック図である。
【００２６】図６におけるリードレスポンス制御回路１
５０は、複数の論理積回路１５３〜１５４と、デコーダ
１５５，１５６から構成される。また、メモリリード管
理テーブルクリア信号１５１とＩ／Ｏリード管理テーブ
ルクリア信号１５２とが出力されるようになっている。
尚、論理積回路は１５３と１５４の２つしか図示してい
ないが、実際にはメモリリード管理テーブル１２０で管
理されるＩＤの個数分だけ存在する。
５０は、複数の論理積回路１５３〜１５４と、デコーダ
１５５，１５６から構成される。また、メモリリード管
理テーブルクリア信号１５１とＩ／Ｏリード管理テーブ
ルクリア信号１５２とが出力されるようになっている。
尚、論理積回路は１５３と１５４の２つしか図示してい
ないが、実際にはメモリリード管理テーブル１２０で管
理されるＩＤの個数分だけ存在する。
【００２７】次に、以上の如くに構成された本発明の実
施の形態におけるＩ／Ｏリード制御装置の動作について
説明を行う。
施の形態におけるＩ／Ｏリード制御装置の動作について
説明を行う。
【００２８】図１において、プロセッサ１１からのリー
ドリクエストはプロセッサ制御回路１０を介してシステ
ムバス１に発行される。このリードリクエストのターゲ
ットがメモリであれば、メモリ制御回路４０がシステム
バス１よりリードリクエストを受け取り、システムバス
１に応答を返す。
ドリクエストはプロセッサ制御回路１０を介してシステ
ムバス１に発行される。このリードリクエストのターゲ
ットがメモリであれば、メモリ制御回路４０がシステム
バス１よりリードリクエストを受け取り、システムバス
１に応答を返す。
【００２９】一方、リードリクエストのターゲットがＩ
／Ｏデバイスであれば、Ｉ／Ｏ制御回路２０がシステム
バス１よりリードリクエストを受け取り、Ｉ／Ｏ制御回
路２０はさらに下位のＩ／Ｏバス２へとリードリクエス
トを発行して、Ｉ／Ｏデバイス２１〜２３のいずれかが
Ｉ／Ｏバス２に応答を返し、この応答を受け取ったＩ／
Ｏ制御回路２０が、システムバス１へ応答を返す。
／Ｏデバイスであれば、Ｉ／Ｏ制御回路２０がシステム
バス１よりリードリクエストを受け取り、Ｉ／Ｏ制御回
路２０はさらに下位のＩ／Ｏバス２へとリードリクエス
トを発行して、Ｉ／Ｏデバイス２１〜２３のいずれかが
Ｉ／Ｏバス２に応答を返し、この応答を受け取ったＩ／
Ｏ制御回路２０が、システムバス１へ応答を返す。
【００３０】プロセッサ１１からのリードリクエスト
は、図２におけるプロセッサ制御回路１０のデコーダ１
００にてデコードされると共に、ターゲットがメモリで
あるか或いはＩ／Ｏであるかが識別され、この識別され
たターゲットに対応するリードリクエストのコマンドが
コマンド生成回路１１０にて生成されて、リクエストバ
ッファ１４０に供給される。
は、図２におけるプロセッサ制御回路１０のデコーダ１
００にてデコードされると共に、ターゲットがメモリで
あるか或いはＩ／Ｏであるかが識別され、この識別され
たターゲットに対応するリードリクエストのコマンドが
コマンド生成回路１１０にて生成されて、リクエストバ
ッファ１４０に供給される。
【００３１】リクエストバッファ１４０に供給されたリ
ードリクエストのコマンドは、図５に示す如くに、その
コマンド部はコマンド格納部１４１に、アドレス部はア
ドレス格納部１４２にそれぞれ格納され、有効ビット１
４３がセットされる。
ードリクエストのコマンドは、図５に示す如くに、その
コマンド部はコマンド格納部１４１に、アドレス部はア
ドレス格納部１４２にそれぞれ格納され、有効ビット１
４３がセットされる。
【００３２】図２におけるプロセッサ制御回路１０のリ
クエストバッファ１４０より出力されたリードリクエス
トは、ＡＤＲ／ＣＭＤバス４に発行され、それがメモリ
ヘのリードリクエストであればメモリリード管理テーブ
ル１２０にて管理され、Ｉ／Ｏリードリクエストであれ
ばＩ／Ｏリード管理テーブル１３０にてそれぞれ管理さ
れる。
クエストバッファ１４０より出力されたリードリクエス
トは、ＡＤＲ／ＣＭＤバス４に発行され、それがメモリ
ヘのリードリクエストであればメモリリード管理テーブ
ル１２０にて管理され、Ｉ／Ｏリードリクエストであれ
ばＩ／Ｏリード管理テーブル１３０にてそれぞれ管理さ
れる。
【００３３】メモリリード管理テーブル１２０に供給さ
れたメモリリードリクエストは、図３に示す如くに、発
行された順番に、空いている（有効ビット１２４がセッ
トされていない）ＩＤフィールドの中で、最も若いＩＤ
番号を有するＩＤフィールド１２２が割り当てられ、そ
こに格納される。この際、アドレスがアドレス部１２３
に格納され、有効ビット１２４がセットされる。尚、メ
モリリードリクエストがメモリリード管理テーブル１２
０にて管理できるＩＤの個数の上限値まで発行される
と、論理積回路１２５にて検出され、メモリリード管理
テーブルｆｕｌｌ信号１２１が有効となる（出力され
る）。
れたメモリリードリクエストは、図３に示す如くに、発
行された順番に、空いている（有効ビット１２４がセッ
トされていない）ＩＤフィールドの中で、最も若いＩＤ
番号を有するＩＤフィールド１２２が割り当てられ、そ
こに格納される。この際、アドレスがアドレス部１２３
に格納され、有効ビット１２４がセットされる。尚、メ
モリリードリクエストがメモリリード管理テーブル１２
０にて管理できるＩＤの個数の上限値まで発行される
と、論理積回路１２５にて検出され、メモリリード管理
テーブルｆｕｌｌ信号１２１が有効となる（出力され
る）。
【００３４】Ｉ／Ｏリード管理テーブル１３０に供給さ
れたＩ／Ｏリードリクエストは、図４に示す如くに、発
行された順番に順次に格納され、有効ビット１３３がセ
ットされる。この際、Ｉ／Ｏリードリクエストが自己の
プロセッサ制御回路により発行されものであれば、自発
行ビット１３２をセットする（他のプロセッサ制御回路
により発行されたものであれば自発行ビット１３２はセ
ットしない）。また、Ｉ／ＯリードリクエストがＩ／Ｏ
リード管理テーブル１３０で管理できる個数の上限値ま
で発行されると、論理積回路１３４にて検出され、Ｉ／
Ｏリード管理テーブルｆｕｌｌ信号１３１が有効になる
（出力される）。
れたＩ／Ｏリードリクエストは、図４に示す如くに、発
行された順番に順次に格納され、有効ビット１３３がセ
ットされる。この際、Ｉ／Ｏリードリクエストが自己の
プロセッサ制御回路により発行されものであれば、自発
行ビット１３２をセットする（他のプロセッサ制御回路
により発行されたものであれば自発行ビット１３２はセ
ットしない）。また、Ｉ／ＯリードリクエストがＩ／Ｏ
リード管理テーブル１３０で管理できる個数の上限値ま
で発行されると、論理積回路１３４にて検出され、Ｉ／
Ｏリード管理テーブルｆｕｌｌ信号１３１が有効になる
（出力される）。
【００３５】メモリリード管理テーブルｆｕｌｌ信号１
２１が有効となった際に、図５におけるリクエストバッ
ファ１４０のコマンド格納部１４１に保持されているコ
マンドがメモリリードリクエストを示している場合に
は、論理積回路１４５の出力が有効となり、Ｉ／Ｏ管理
テーブルｆｕｌｌ信号１３１が有効となった際には、コ
マンド格納部１４１に保持されているコマンドがＩ／Ｏ
リードリクエストを示している場合には、論理積回路１
４４の出力が有効となる。論理額回路１４４あるいは１
４５の出力のどちらかが有効になると、論理和回路１４
６で検出され、論理積回路１４７により、リードリクエ
ストの発行が抑止される。
２１が有効となった際に、図５におけるリクエストバッ
ファ１４０のコマンド格納部１４１に保持されているコ
マンドがメモリリードリクエストを示している場合に
は、論理積回路１４５の出力が有効となり、Ｉ／Ｏ管理
テーブルｆｕｌｌ信号１３１が有効となった際には、コ
マンド格納部１４１に保持されているコマンドがＩ／Ｏ
リードリクエストを示している場合には、論理積回路１
４４の出力が有効となる。論理額回路１４４あるいは１
４５の出力のどちらかが有効になると、論理和回路１４
６で検出され、論理積回路１４７により、リードリクエ
ストの発行が抑止される。
【００３６】リードリクエストに対するレスポンスに先
だって、図２におけるＩＤバス５及びＣＯＤＥバス６に
よって転送されてくるＩＤとＣＯＤＥは、リードレスポ
ンス制御回路１５０で処理され、メモリリード管理テー
ブルクリア信号１５１によってメモリリード管理テーブ
ル１２０へ、或いはＩ／Ｏリード管理テーブルクリア信
号１５２によってＩ／Ｏリード管理テーブル１３０へ各
々通知される。
だって、図２におけるＩＤバス５及びＣＯＤＥバス６に
よって転送されてくるＩＤとＣＯＤＥは、リードレスポ
ンス制御回路１５０で処理され、メモリリード管理テー
ブルクリア信号１５１によってメモリリード管理テーブ
ル１２０へ、或いはＩ／Ｏリード管理テーブルクリア信
号１５２によってＩ／Ｏリード管理テーブル１３０へ各
々通知される。
【００３７】ＣＯＤＥバス６によって転送されてくるＣ
ＯＤＥは、リードリクエストに対するレスポンスが、メ
モリリードのものであるのか或いはＩ／Ｏリードのもの
であるのかを示していて、図６におけるデコーダ１５６
によって判断される。レスポンスがＩ／Ｏリードに対す
るものであればＩ／Ｏリード管理テーブルクリア信号１
５２が有効となる。レスポンスがメモリリードに対する
ものであればＩＤバス５がメモリリードリクエストに付
与されたＩＤを示し、そのＩＤがデコーダ１５５によっ
てデコードされて、論理積回路１５３〜１５４により、
対応するメモリリード管理テーブルクリア信号１５１が
有効となる。
ＯＤＥは、リードリクエストに対するレスポンスが、メ
モリリードのものであるのか或いはＩ／Ｏリードのもの
であるのかを示していて、図６におけるデコーダ１５６
によって判断される。レスポンスがＩ／Ｏリードに対す
るものであればＩ／Ｏリード管理テーブルクリア信号１
５２が有効となる。レスポンスがメモリリードに対する
ものであればＩＤバス５がメモリリードリクエストに付
与されたＩＤを示し、そのＩＤがデコーダ１５５によっ
てデコードされて、論理積回路１５３〜１５４により、
対応するメモリリード管理テーブルクリア信号１５１が
有効となる。
【００３８】メモリリード管理テーブルクリア信号１５
１が有効になると、図３におけるメモリリード管理テー
ブル１２０の、対応するＩＤの有効ビット１２４がクリ
アされる。Ｉ／Ｏリード管理テーブルクリア信号１５２
が有効になると、図４におけるＩ／Ｏリード管理テーブ
ル１３０の最も先（早く）に発行された有効ビット１３
３をクリアし、自発行ビット１３２が有効であれば、そ
のリードレスポンスが自己のプロセッサ制御回路に対す
るものであると判断され、リードレスポンスのデータが
プロセッサ１１に転送される。自発行ビット１３２が有
効でない場合には、有効ビット１３３をクリアするのみ
でデータの転送は行われない。
１が有効になると、図３におけるメモリリード管理テー
ブル１２０の、対応するＩＤの有効ビット１２４がクリ
アされる。Ｉ／Ｏリード管理テーブルクリア信号１５２
が有効になると、図４におけるＩ／Ｏリード管理テーブ
ル１３０の最も先（早く）に発行された有効ビット１３
３をクリアし、自発行ビット１３２が有効であれば、そ
のリードレスポンスが自己のプロセッサ制御回路に対す
るものであると判断され、リードレスポンスのデータが
プロセッサ１１に転送される。自発行ビット１３２が有
効でない場合には、有効ビット１３３をクリアするのみ
でデータの転送は行われない。
【００３９】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４０】図７は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００４１】図７において、プロセッサ制御回路１０は
プロセッサ１１とシステムバス１のブリッジ回路であ
り、システムバス１にはそれぞれプロセッサ１１と接続
された複数のプロセッサ制御回路１０と、Ｉ／Ｏ制御回
路２０及び３０と、メモリ制御回路４０とが接続され
る。Ｉ／Ｏ制御回路２０にはＩ／Ｏバス２が接続され、
このＩ／Ｏバス２には複数のＩ／Ｏデバイス２１〜２３
が接続される。Ｉ／Ｏバス制御回路３０にはＩ／Ｏバス
３が接続され、このＩ／Ｏバス３には複数のＩ／Ｏデバ
イス３１〜３３が接続されている。
プロセッサ１１とシステムバス１のブリッジ回路であ
り、システムバス１にはそれぞれプロセッサ１１と接続
された複数のプロセッサ制御回路１０と、Ｉ／Ｏ制御回
路２０及び３０と、メモリ制御回路４０とが接続され
る。Ｉ／Ｏ制御回路２０にはＩ／Ｏバス２が接続され、
このＩ／Ｏバス２には複数のＩ／Ｏデバイス２１〜２３
が接続される。Ｉ／Ｏバス制御回路３０にはＩ／Ｏバス
３が接続され、このＩ／Ｏバス３には複数のＩ／Ｏデバ
イス３１〜３３が接続されている。
【００４２】図８はプロセッサ制御回路１０の一構成例
を示したブロック図である。
を示したブロック図である。
【００４３】図８におけるプロセッサ制御回路１０は、
プロセッサ１１からのリクエスト（メモリリードリクエ
ストまたはＩ／Ｏリードリクエスト）をデコードするデ
コーダ１００と、システムバス１を構成するＡＤＲ／Ｃ
ＭＤバス４へ発行するリクエストコマンドを生成するコ
マンド生成回路１１０と、発行前のリクエストを保持し
ておくリクエストバッファ１７０と、発行したリードリ
クエストを管理するメモリリード管理テーブル１２０
と、Ｉ／Ｏリード管理テーブル１６０と、システムバス
１のＩＤバス５及びＣＯＤＥバス６にて転送されるレス
ポンス情報を制御するリードレスポンス制御回路１８０
により構成される。尚、Ｉ／ＯリードリクエストはＩ／
Ｏデバイス制御回路毎に用意されているのは勿論であ
る。
プロセッサ１１からのリクエスト（メモリリードリクエ
ストまたはＩ／Ｏリードリクエスト）をデコードするデ
コーダ１００と、システムバス１を構成するＡＤＲ／Ｃ
ＭＤバス４へ発行するリクエストコマンドを生成するコ
マンド生成回路１１０と、発行前のリクエストを保持し
ておくリクエストバッファ１７０と、発行したリードリ
クエストを管理するメモリリード管理テーブル１２０
と、Ｉ／Ｏリード管理テーブル１６０と、システムバス
１のＩＤバス５及びＣＯＤＥバス６にて転送されるレス
ポンス情報を制御するリードレスポンス制御回路１８０
により構成される。尚、Ｉ／ＯリードリクエストはＩ／
Ｏデバイス制御回路毎に用意されているのは勿論であ
る。
【００４４】図９はＩ／Ｏリード管理テーブル１６０の
内部構成の一例を示したブロック図である。
内部構成の一例を示したブロック図である。
【００４５】図９におけるＩ／Ｏリード管理テーブル１
６０は、自己のプロセッサ制御回路１０がリクエストを
発行したことを示す自発行ビット１６２と、有効ビット
１６３と、論理積回路１６４からなる組と、自発行ビッ
ト１６５と、有効ビット１６６と、論理積回路１６７か
らなる組とから構成される。論理積回路１６４または１
６７からはＩ／Ｏリード管理テーブルｆｕｌｌ信号１６
１が出力される。
６０は、自己のプロセッサ制御回路１０がリクエストを
発行したことを示す自発行ビット１６２と、有効ビット
１６３と、論理積回路１６４からなる組と、自発行ビッ
ト１６５と、有効ビット１６６と、論理積回路１６７か
らなる組とから構成される。論理積回路１６４または１
６７からはＩ／Ｏリード管理テーブルｆｕｌｌ信号１６
１が出力される。
【００４６】図１０はリクエストバッファ１７０の内部
構成の一例を示したブロック図である。
構成の一例を示したブロック図である。
【００４７】図１０におけるリクエストバッファ１７０
は、コマンド格納部１７１と、アドレス格納部１７２
と、有効ビット１７３と、論理積回路１７４，１７５，
１７６，１７８と、論理和回路１７７により構成され
る。
は、コマンド格納部１７１と、アドレス格納部１７２
と、有効ビット１７３と、論理積回路１７４，１７５，
１７６，１７８と、論理和回路１７７により構成され
る。
【００４８】図１１はリードレスポンス制御回路１８０
の内部構成の一例を示したブロック図である。
の内部構成の一例を示したブロック図である。
【００４９】図１１におけるリードレスポンス制御回路
１８０は、論理積回路１８３〜１８４，１８５〜１８６
と、デコーダ１８７，１８８とにより構成される。論理
積回路１８３〜１８４からは、メモリリード管理テーブ
ルクリア信号１８２が出力され、論理積回路１８５〜１
８６からは、Ｉ／Ｏリード管理テーブルクリア信号１８
１が出力される。尚、論理積回路は１８３と１８４及び
１８５と１８６の４つのみ図示しているが、実際には論
理積回路１８３〜１８４はメモリリード管理テーブル１
２０で管理されるＩＤの個数分存在し、論理積回路１８
５〜１８６はＩ／Ｏリード管理テーブル１６０で管理さ
れる個数分存在する。
１８０は、論理積回路１８３〜１８４，１８５〜１８６
と、デコーダ１８７，１８８とにより構成される。論理
積回路１８３〜１８４からは、メモリリード管理テーブ
ルクリア信号１８２が出力され、論理積回路１８５〜１
８６からは、Ｉ／Ｏリード管理テーブルクリア信号１８
１が出力される。尚、論理積回路は１８３と１８４及び
１８５と１８６の４つのみ図示しているが、実際には論
理積回路１８３〜１８４はメモリリード管理テーブル１
２０で管理されるＩＤの個数分存在し、論理積回路１８
５〜１８６はＩ／Ｏリード管理テーブル１６０で管理さ
れる個数分存在する。
【００５０】次に、以上の如くに構成された本発明の実
施の形態におけるＩ／Ｏリード制御装置の動作について
説明を行う。
施の形態におけるＩ／Ｏリード制御装置の動作について
説明を行う。
【００５１】図７において、プロセッサ１１からのリー
ドリクエストはプロセッサ制御回路１０からリードリク
エストとしてシステムバス１に発行される。このリード
リクエストのターゲットがメモリであればメモリ制御回
路４０がシステムバス１に対して応答を返す。一方、リ
ードリクエストのターゲットがＩ／Ｏデバイスであれ
ば、Ｉ／Ｏ制御回路２０あるいはＩ／Ｏデバイス制御回
路３０が、さらに下のＩ／Ｏバス２或いはＩ／Ｏバス３
にリードリクエストを発行し、Ｉ／Ｏデバイス２１〜２
３或いはＩ／Ｏデバイス３１〜３３のいずれかが応答
し、Ｉ／Ｏ制御回路２０或いはＩ／Ｏ制御回路３０を介
してシステムバス１に対して応答を返す。
ドリクエストはプロセッサ制御回路１０からリードリク
エストとしてシステムバス１に発行される。このリード
リクエストのターゲットがメモリであればメモリ制御回
路４０がシステムバス１に対して応答を返す。一方、リ
ードリクエストのターゲットがＩ／Ｏデバイスであれ
ば、Ｉ／Ｏ制御回路２０あるいはＩ／Ｏデバイス制御回
路３０が、さらに下のＩ／Ｏバス２或いはＩ／Ｏバス３
にリードリクエストを発行し、Ｉ／Ｏデバイス２１〜２
３或いはＩ／Ｏデバイス３１〜３３のいずれかが応答
し、Ｉ／Ｏ制御回路２０或いはＩ／Ｏ制御回路３０を介
してシステムバス１に対して応答を返す。
【００５２】プロセッサ１１からのリードリクエスト
は、図８におけるデコーダ１００でデコードされ、ター
ゲットがメモリであるかＩ／Ｏデバイスであるか、さら
にはどちらのＩ／Ｏデバイス制御回路の配下のＩ／Ｏデ
バイスであるかが判定され、判定結果に基づくターゲッ
トに応じたリードリクエストのコマンドをコマンド生成
回路１１０で生成した後、リクエストバッファ１７０に
供給する。
は、図８におけるデコーダ１００でデコードされ、ター
ゲットがメモリであるかＩ／Ｏデバイスであるか、さら
にはどちらのＩ／Ｏデバイス制御回路の配下のＩ／Ｏデ
バイスであるかが判定され、判定結果に基づくターゲッ
トに応じたリードリクエストのコマンドをコマンド生成
回路１１０で生成した後、リクエストバッファ１７０に
供給する。
【００５３】リクエストバッファ１７０に供給されたコ
マンドは、図１０におけるコマンド格納部１７１に、リ
クエストのアドレスはアドレス格納部１７２にそれぞれ
格納されて、有効ビット１７３がセットされる。
マンドは、図１０におけるコマンド格納部１７１に、リ
クエストのアドレスはアドレス格納部１７２にそれぞれ
格納されて、有効ビット１７３がセットされる。
【００５４】リードリクエストは、図８におけるＡＤＲ
／ＣＭＤバス４に発行され、それがメモリヘのリードリ
クエストであればメモリリード管理テーブル１２０に
て、Ｉ／ＯリードリクエストであればＩ／Ｏリード管理
テーブル１６０にてそれぞれ管理される。
／ＣＭＤバス４に発行され、それがメモリヘのリードリ
クエストであればメモリリード管理テーブル１２０に
て、Ｉ／ＯリードリクエストであればＩ／Ｏリード管理
テーブル１６０にてそれぞれ管理される。
【００５５】Ｉ／ＯリードリクエストはＩ／Ｏデバイス
制御回路毎に用意されるため、図９におけるＩ／Ｏリー
ド管理テーブル１６０の、各々対応するＩ／Ｏデバイス
制御回路側のテーブルに、発行された順番に格納され、
有効ビット１６３或いは１６６がセットされる。この
際、Ｉ／Ｏリードリクエストが、自己のプロセッサ制御
回路が発行したものであれば自発行ビット１６２或いは
１６５をセットし、他プロセッサの制御回路が発行した
ものであれば自発行ビット１６２あるいは１６５のセッ
トは行わない。尚、Ｉ／ＯリードリクエストがＩ／Ｏリ
ード管理テーブル１６０で管理できる個数の上限値まで
発行されると、論理積回路１６４或いは１６７にて検出
され、対応するＩ／Ｏデバイス制御回路側のＩ／Ｏリー
ド管理テーブルｆｕｌｌ信号１６１が有効になる（出力
される）。
制御回路毎に用意されるため、図９におけるＩ／Ｏリー
ド管理テーブル１６０の、各々対応するＩ／Ｏデバイス
制御回路側のテーブルに、発行された順番に格納され、
有効ビット１６３或いは１６６がセットされる。この
際、Ｉ／Ｏリードリクエストが、自己のプロセッサ制御
回路が発行したものであれば自発行ビット１６２或いは
１６５をセットし、他プロセッサの制御回路が発行した
ものであれば自発行ビット１６２あるいは１６５のセッ
トは行わない。尚、Ｉ／ＯリードリクエストがＩ／Ｏリ
ード管理テーブル１６０で管理できる個数の上限値まで
発行されると、論理積回路１６４或いは１６７にて検出
され、対応するＩ／Ｏデバイス制御回路側のＩ／Ｏリー
ド管理テーブルｆｕｌｌ信号１６１が有効になる（出力
される）。
【００５６】メモリリード管理テーブルｆｕｌｌ信号１
２１が有効となった際、図１０におけるリクエストバッ
ファのコマンド格納部１７１に保持されているコマンド
が、メモリリードリクエストを示している場合には、論
理積回路１７６の出力が有効になる。一方、Ｉ／Ｏ管理
テーブルｆｕｌｌ信号１６１が有効となった際、コマン
ド格納部１７１に保持されているコマンドがＩ／Ｏリー
ドリクエストを示している場合には、そのコマンドが示
しているＩ／Ｏデバイス制御回路側の論理積回路１７４
或いは１７５の出力が有効になる。論理積回路１７４〜
１７６の出力のいずれかが有効になると、論理和回路１
７７で検出され、論理積回路１７８によりリードリクエ
ストの発行が抑止される。
２１が有効となった際、図１０におけるリクエストバッ
ファのコマンド格納部１７１に保持されているコマンド
が、メモリリードリクエストを示している場合には、論
理積回路１７６の出力が有効になる。一方、Ｉ／Ｏ管理
テーブルｆｕｌｌ信号１６１が有効となった際、コマン
ド格納部１７１に保持されているコマンドがＩ／Ｏリー
ドリクエストを示している場合には、そのコマンドが示
しているＩ／Ｏデバイス制御回路側の論理積回路１７４
或いは１７５の出力が有効になる。論理積回路１７４〜
１７６の出力のいずれかが有効になると、論理和回路１
７７で検出され、論理積回路１７８によりリードリクエ
ストの発行が抑止される。
【００５７】リードリクエストに対するレスポンスに先
だって、図８におけるＩＤバス５及びＣＯＤＥバス６に
よって転送されてくるＩＤとＣＯＤＥは、リードレスポ
ンス制御回路１８０にて処理され、メモリリード管理テ
ーブルクリア信号１８１によって、メモリリード管理テ
ーブル１２０に通知され、Ｉ／Ｏリード管理テーブルク
リア信号１８２によって、Ｉ／Ｏリード管理テーブル１
６０にそれぞれ通知される。
だって、図８におけるＩＤバス５及びＣＯＤＥバス６に
よって転送されてくるＩＤとＣＯＤＥは、リードレスポ
ンス制御回路１８０にて処理され、メモリリード管理テ
ーブルクリア信号１８１によって、メモリリード管理テ
ーブル１２０に通知され、Ｉ／Ｏリード管理テーブルク
リア信号１８２によって、Ｉ／Ｏリード管理テーブル１
６０にそれぞれ通知される。
【００５８】ＣＯＤＥバス６はリードに対するレスポン
スがメモリリードのものか、或いはＩ／Ｏリードのもの
かを示していて、図１１におけるリードレスポンス制御
回路１８０のデコーダ１８８によって判断される。一
方、ＩＤバス５はメモリリードに対するレスポンスであ
ればメモリリードリクエストに付与されたＩＤを、Ｉ／
Ｏリードに対するレスポンスであればどのＩ／Ｏデバイ
ス制御回路からの応答であるかを示している。そして、
メモリリードに対するレスポンスではそのＩＤがデコー
ダ１８７によってデコードされて、論理積回路１８５〜
１８６により、対応するメモリリード管理テーブルクリ
ア信号１８１が有効となり、Ｉ／Ｏリードに対するレス
ポンスではそのＩ／Ｏデバイス制御回路番号がデコーダ
１８７によってデコードされて、論理積回路１８３〜１
８４により、対応するＩ／Ｏリード管理テーブルクリア
信号１８２が有効となる。
スがメモリリードのものか、或いはＩ／Ｏリードのもの
かを示していて、図１１におけるリードレスポンス制御
回路１８０のデコーダ１８８によって判断される。一
方、ＩＤバス５はメモリリードに対するレスポンスであ
ればメモリリードリクエストに付与されたＩＤを、Ｉ／
Ｏリードに対するレスポンスであればどのＩ／Ｏデバイ
ス制御回路からの応答であるかを示している。そして、
メモリリードに対するレスポンスではそのＩＤがデコー
ダ１８７によってデコードされて、論理積回路１８５〜
１８６により、対応するメモリリード管理テーブルクリ
ア信号１８１が有効となり、Ｉ／Ｏリードに対するレス
ポンスではそのＩ／Ｏデバイス制御回路番号がデコーダ
１８７によってデコードされて、論理積回路１８３〜１
８４により、対応するＩ／Ｏリード管理テーブルクリア
信号１８２が有効となる。
【００５９】Ｉ／Ｏリード管理テーブルクリア信号１８
２が有効になると、そのＩ／Ｏデバイス制御回路に対応
した最も先（早く）に発行された、図９における有効ビ
ット１６３或いは１６６をクリアし、自発行ビット１６
２あるいは１６５が有効であれば、そのレスポンスが自
己のプロセッサ制御回路に対するものであると判断さ
れ、リードレスポンスのデータがプロセッサ１１に転送
される。自発行ビット１６２あるいは１６６が有効でな
い場合には、有効ビット１６３あるいは１６６をクリア
するのみでデータの転送は行われない。
２が有効になると、そのＩ／Ｏデバイス制御回路に対応
した最も先（早く）に発行された、図９における有効ビ
ット１６３或いは１６６をクリアし、自発行ビット１６
２あるいは１６５が有効であれば、そのレスポンスが自
己のプロセッサ制御回路に対するものであると判断さ
れ、リードレスポンスのデータがプロセッサ１１に転送
される。自発行ビット１６２あるいは１６６が有効でな
い場合には、有効ビット１６３あるいは１６６をクリア
するのみでデータの転送は行われない。
【００６０】
【発明の効果】以上述べたように、上記本発明によれ
ば、メモリリードとＩ／Ｏリードを別々に管理するため
の機構を持つことにより、バス使用効率及びスループッ
トの向上をはかることができ、さらに複数のプロセッサ
が同一のＩ／Ｏ制御回路あるいはＩ／Ｏデバイスへ同時
にリードを発行した場合でも、リードに対するレスポン
スの順序性を保証することができる。
ば、メモリリードとＩ／Ｏリードを別々に管理するため
の機構を持つことにより、バス使用効率及びスループッ
トの向上をはかることができ、さらに複数のプロセッサ
が同一のＩ／Ｏ制御回路あるいはＩ／Ｏデバイスへ同時
にリードを発行した場合でも、リードに対するレスポン
スの順序性を保証することができる。
【図１】本発明のＩ／Ｏリード制御装置における第１の
実施の形態を示したブロック図である。
実施の形態を示したブロック図である。
【図２】プロセッサ制御回路１０一構成例を示したブロ
ック図である。
ック図である。
【図３】メモリリード管理テーブル１２０の内部構成例
を示したブロック図である。
を示したブロック図である。
【図４】Ｉ／０リード管理テーブル１３０の内部構成例
を示したブロック図である。
を示したブロック図である。
【図５】リクエストバッファ１４０の内部構成例を示し
たブロック図である。
たブロック図である。
【図６】リードレスポンス制御回路１５０の内部構成例
を示したブロック図である。
を示したブロック図である。
【図７】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図８】プロセッサ制御回路１０の一構成例を示したブ
ロック図である。
ロック図である。
【図９】Ｉ／Ｏリード管理テーブル１６０の内部構成例
を示したブロック図である。
を示したブロック図である。
【図１０】リクエストバッファ１７０の内部構成例を示
したブロック図である。
したブロック図である。
【図１１】リードレスポンス制御回路１８０の内部構成
例を示したブロック図である。
例を示したブロック図である。
１ システムバス ２，３ Ｉ／Ｏバス ４ ＡＤＲ／ＣＭＤバス ５ ＩＤバス ６ ＣＯＤＥバス １０ プロセッサ制御回路 １１ プロセッサ ２０ Ｉ／Ｏ制御回路 ２１〜２３ Ｉ／Ｏデバイス ３０ Ｉ／Ｏ制御回路 ３１〜３３ Ｉ／Ｏデバイス ４０ メモリ制御回路 ４１ メモリ １００ デコーダ １１０ コマンド生成回路 １２０ メモリリード管理テーブル １２１ メモリリード管理テーブルｆｕｌｌ信号 １２２ ＩＤフィールド １２３ アドレス部 １２４ 有効ビット １２５ 論理積回路 １３０ Ｉ／Ｏリード管理テーブル １３１ Ｉ／Ｏリード管理テーブルｆｕｌｌ信号 １３２ 自発行ビット １３３ 有効ビット １３４ 論理積回路 １４０ リクエストバッファ １４１ コマンド格納部 １４２ アドレス格納部 １４３ 有効ビット １４４，１４５ 論理積回路 １４６ 論理和回路 １４７ 論理積回路 １５０ リードレスポンス制御回路 １５１ メモリリード管理テーブルクリア信号 １５２ Ｉ／Ｏリード管理テーブルクリア信号 １５３，１５４ 論理積回路 １５５，１５６ デコーダ １６０ Ｉ／Ｏリード管理テーブル １６１ Ｉ／Ｏリード管理テーブルｆｕｌｌ信号 １６２ 自発行ビット １６３ 有効ビット １６４ 論理積回路 １６５ 自発行ビット １６６ 有効ビット １６７ 論理積回路 １７０ リクエストバッファ １７１ コマンド格納部 １７２ アドレス格納部 １７３ 有効ビット １７４〜１７６ 論理積回路 １７７ 論理和回路 １７８ 論理積回路 １８０ リードレスポンス制御回路 １８１ メモリリード管理テーブルクリア信号 １８２ Ｉ／Ｏリード管理テーブルクリア信号 １８３〜１８６ 論理積回路 １８７，１８８ デコーダ
Claims (6)
- 【請求項１】メモリ制御回路とＩ／Ｏデバイス制御回路
と複数のプロセッサ制御回路がスプリット方式のシステ
ムバスに接続され、前記メモリ制御回路にはメモリが接
続され、かつ前記Ｉ／Ｏデバイス制御回路には複数のＩ
／ＯデバイスがＩ／Ｏバスにより接続されたＩ／Ｏリー
ド制御装置において、 前記プロセッサ制御回路から、前記Ｉ／Ｏデバイス制御
回路配下の任意のＩ／ＯデバイスへのＩ／Ｏリードリク
エスト、および前記メモリ制御回路へのメモリリードリ
クエストを前記システムバス上に発行するためのリード
リクエスト発行手段と、 前記Ｉ／ＯデバイスへのＩ／Ｏリードリクエストを前記
メモリ制御回路へのメモリリードリクエストと区別する
ためのリードリクエスト区別手段と、 前記メモリリードリクエストを管理するメモリリード管
理テーブルと、 自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別して管理するＩ／Ｏリード管理テーブル
と、 前記Ｉ／Ｏデバイス制御回路からのリードレスポンスを
前記メモリ制御回路からのリードレスポンスと区別する
ためのリードレスポンス区別手段と、 前記メモリリードリクエストの発行数およびＩ／Ｏリー
ドリクエストの発行数を、前記メモリリード管理テーブ
ルおよびＩ／Ｏリード管理テーブルに基づいて制限する
リードリクエスト発行制限手段とを備え、 前記メモリリード管理テーブルは、発行されたメモリリ
ードリクエストを記憶し、前記メモリ制御回路からリー
ドレスポンスの応答があると、前記応答のあったリード
レスポンスに対応したメモリリードリクエストを削除
し、 前記Ｉ／Ｏリード管理テーブルは、発行されたＩ／Ｏリ
ードリクエストを記憶し、前記Ｉ／Ｏデバイス制御回路
からリードレスポンスの応答があると前記応答のあった
リードレスポンスに対応したＩ／Ｏリードリクエストを
削除し、 前記リードリクエスト発行制限手段は、発行されたメモ
リリードリクエストが、前記メモリリード管理テーブル
の管理テーブルにて管理可能な個数の上限値まで発行さ
れると、前記リードリクエスト発行手段を制御して、メ
モリリードリクエストコマンドの発行を制限し、発行さ
れたＩ／Ｏリードリクエストが、前記Ｉ／Ｏリード管理
テーブルの管理テーブルにて管理可能な個数の上限値ま
で発行されると、前記リードリクエスト発行手段を制御
して、Ｉ／Ｏリードリクエストコマンドの発行を制限す
ることを特徴とするＩ／Ｏリード制御装置。 - 【請求項２】前記メモリリード管理テーブルおよびＩ／
Ｏリード管理テーブルにて管理可能な個数の上限値は、
管理テーブルの有効ビットエリアの数により決定される
ことを特徴とする請求項１に記載のＩ／Ｏリード制御装
置。 - 【請求項３】メモリ制御回路と複数のＩ／Ｏデバイス制
御回路と複数のプロセッサ制御回路がスプリット方式の
システムバスに接続され、前記メモリ制御回路にはメモ
リが接続され、かつ前記複数のＩ／Ｏデバイス制御回路
には各々複数のＩ／ＯデバイスがＩ／Ｏバスにより接続
されたＩ／Ｏリード制御装置において、 前記プロセッサ制御回路から、前記各Ｉ／Ｏデバイス制
御回路配下の任意のＩ／ＯデバイスへのＩ／Ｏリードリ
クエスト、および前記メモリ制御回路へのメモリリード
リクエストを前記システムバス上に発行するためのリー
ドリクエスト発行手段と、 前記Ｉ／ＯデバイスへのＩ／Ｏリードリクエストを前記
メモリ制御回路へのメモリリードリクエストと区別する
ためのリードリクエスト区別手段と、 前記メモリリードリクエストを管理するメモリリード管
理テーブルと、 自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別して管理するＩ／Ｏリード管理テーブル
と、 前記複数のＩ／Ｏデバイス制御回路からのリードレスポ
ンスを前記メモリ制御回路からのリードレスポンスと区
別するためのリードレスポンス区別手段と、 前記複数のＩ／Ｏデバイス制御回路からのリードレスポ
ンスが、どのＩ／Ｏデバイス制御回路からのものかを識
別するためのＩ／Ｏデバイス識別手段と、 前記メモリリードリクエストの発行数を前記メモリリー
ド管理テーブルに基づいて制限し、および前記Ｉ／Ｏリ
ードリクエストの発行数を前記Ｉ／Ｏリード管理テーブ
ルに基づいて前記複数のＩ／Ｏデバイス制御回路毎に制
限するリードリクエスト発行制限手段とを備え、 前記メモリリード管理テーブルは、発行されたメモリリ
ードリクエストを記憶し、前記メモリ制御回路からリー
ドレスポンスの応答があると、前記応答のあったリード
レスポンスに対応したメモリリードリクエストを削除
し、 前記Ｉ／Ｏリード管理テーブルは、発行されたＩ／Ｏリ
ードリクエストを前記Ｉ／Ｏデバイス制御回路各々に対
して設けられた各管理テーブルに記憶し、前記Ｉ／Ｏデ
バイス制御回路からリードレスポンスの応答があると、
前記応答のあったリードレスポンスに対応したＩ／Ｏリ
ードリクエストを対応する管理テーブルから削除し、 前記リードリクエスト発行制限手段は、発行されたメモ
リリードリクエストが、前記メモリリード管理テーブル
の管理テーブルにて管理可能な個数の上限値まで発行さ
れると、前記リードリクエスト発行手段を制御して、メ
モリリードリクエストコマンドの発行を制限し、発行さ
れたＩ／Ｏリードリクエストが、対応する管理テーブル
にて管理可能な個数の上限値まで発行されると、前記リ
ードリクエスト発行手段を制御して、Ｉ／Ｏリードリク
エストコマンドの発行を制限することを特徴とするＩ／
Ｏリード制御装置。 - 【請求項４】前記メモリリード管理テーブルおよび前記
Ｉ／Ｏリード管理テーブルに設けられた管理テーブルに
て管理可能な個数の上限値は、前記メモリリード管理テ
ーブルおよび前記Ｉ／Ｏリード管理テーブルに設けられ
た管理テーブルの有効ビットエリアの数により決定され
ることを特徴とする請求項３に記載のＩ／Ｏリード制御
装置。 - 【請求項５】メモリ制御回路とＩ／Ｏデバイス制御回路
と複数のプロセッサ制御回路がスプリット方式のシステ
ムバスに接続され、前記メモリ制御回路にはメモリが接
続され、かつ前記Ｉ／Ｏデバイス制御回路には複数のＩ
／ＯデバイスがＩ／Ｏバスにより接続されたＩ／Ｏリー
ド制御装置におけるＩ／Ｏリード制御方法において、前
記プロセッサ制御回路から、前記Ｉ／Ｏデバイス制御回
路配下の任意のＩ／ＯデバイスへのＩ／Ｏリードリクエ
スト、および前記メモリ制御回路へのメモリリードリク
エストを前記システムバス上に発行するステップと、 前記Ｉ／ＯデバイスへのＩ／Ｏリードリクエストを前記
メモリ制御回路へのメモリリードリクエストと区別する
ステップと、 前記メモリリードリクエストをメモリリード管理テーブ
ルで管理するステップと、 自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別してＩ／Ｏリード管理テーブルで管理する
ステップと、 前記Ｉ／Ｏデバイス制御回路からのリードレスポンスを
前記メモリ制御回路からのリードレスポンスと区別する
ステップと、 前記メモリリードリクエストの発行数およびＩ／Ｏリー
ドリクエストの発行数を、前記メモリリード管理テーブ
ルおよびＩ／Ｏリード管理テーブルに基づいて制限する
ステップとを含み、 前記メモリリード管理テーブルは、発行されたメモリリ
ードリクエストを記憶し、前記メモリ制御回路からリー
ドレスポンスの応答があると、前記応答のあったリード
レスポンスに対応したメモリリードリクエストを削除
し、 前記Ｉ／Ｏリード管理テーブルは、発行されたＩ／Ｏリ
ードリクエストを記憶し、前記Ｉ／Ｏデバイス制御回路
からリードレスポンスの応答があると前記応答のあった
リードレスポンスに対応したＩ／Ｏリードリクエストを
削除し、 前記リードリクエスト発行制限手段は、発行されたメモ
リリードリクエストが、前記メモリリード管理テーブル
の管理テーブルにて管理可能な個数の上限値まで発行さ
れると、前記リードリクエスト発行手段を制御して、メ
モリリードリクエストコマンドの発行を制限し、発行さ
れたＩ／Ｏリードリクエストが、前記Ｉ／Ｏリード管理
テーブルの管理テーブルにて管理可能な個数の上限値ま
で発行されると、前記リードリクエスト発行手段を制御
して、Ｉ／Ｏリードリクエストコマンドの発行を制限す
ることを特徴とするＩ／Ｏリード制御方法。 - 【請求項６】メモリ制御回路と複数のＩ／Ｏデバイス制
御回路と複数のプロセッサ制御回路がスプリット方式の
システムバスに接続され、前記メモリ制御回路にはメモ
リが接続され、かつ前記複数のＩ／Ｏデバイス制御回路
には各々複数のＩ／ＯデバイスがＩ／Ｏバスにより接続
されたＩ／Ｏリード制御装置におけるＩ／Ｏリード制御
方法おいて、 前記プロセッサ制御回路から、前記各Ｉ／Ｏデバイス制
御回路配下の任意のＩ／ＯデバイスへのＩ／Ｏリードリ
クエスト、および前記メモリ制御回路へのメモリリード
リクエストを前記システムバス上に発行するステップ
と、 前記Ｉ／ＯデバイスへのＩ／Ｏリードリクエストを前記
メモリ制御回路へのメモリリードリクエストと区別する
ステップと、 前記メモリリードリクエストをメモリリード管理テーブ
ルで管理するステップと、 自プロセッサ制御回路が発行したＩ／Ｏリードリクエス
トと他プロセッサ制御回路が発行したＩ／Ｏリードリク
エストを区別してＩ／Ｏリード管理テーブルで管理する
ステップと、 前記複数のＩ／Ｏデバイス制御回路からのリードレスポ
ンスを前記メモリ制御回路からのリードレスポンスと区
別するステップと、 前記複数のＩ／Ｏデバイス制御回路からのリードレスポ
ンスが、どのＩ／Ｏデバイス制御回路からのものかを識
別するステップと、 前記メモリリードリクエストの発行数を前記メモリリー
ド管理テーブルに基づいて制限し、および前記Ｉ／Ｏリ
ードリクエストの発行数を前記Ｉ／Ｏリード管理テーブ
ルに基づいて前記複数のＩ／Ｏデバイス制御回路毎に制
限するステップとを含み、 前記メモリリード管理テーブルは、発行されたメモリリ
ードリクエストを記憶し、前記メモリ制御回路からリー
ドレスポンスの応答があると、前記応答のあったリード
レスポンスに対応したメモリリードリクエストを削除
し、 前記Ｉ／Ｏリード管理テーブルは、発行されたＩ／Ｏリ
ードリクエストを前記Ｉ／Ｏデバイス制御回路各々に対
して設けられた各管理テーブルに記憶し、前記Ｉ／Ｏデ
バイス制御回路からリードレスポンスの応答があると、
前記応答のあったリードレスポンスに対応したＩ／Ｏリ
ードリクエストを対応する管理テーブルから削除し、 前記リードリクエスト発行制限手段は、発行されたメモ
リリードリクエストが、前記メモリリード管理テーブル
の管理テーブルにて管理可能な個数の上限値まで発行さ
れると、前記リードリクエスト発行手段を制御して、メ
モリリードリクエストコマンドの発行を制限し、発行さ
れたＩ／Ｏリードリクエストが、対応する管理テーブル
にて管理可能な個数の上限値まで発行されると、前記リ
ードリクエスト発行手段を制御して、Ｉ／Ｏリードリク
エストコマンドの発行を制限することを特徴とするＩ／
Ｏリード制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31532597A JP3204185B2 (ja) | 1997-11-17 | 1997-11-17 | Ｉ／ｏリード制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31532597A JP3204185B2 (ja) | 1997-11-17 | 1997-11-17 | Ｉ／ｏリード制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149440A JPH11149440A (ja) | 1999-06-02 |
| JP3204185B2 true JP3204185B2 (ja) | 2001-09-04 |
Family
ID=18064054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31532597A Expired - Lifetime JP3204185B2 (ja) | 1997-11-17 | 1997-11-17 | Ｉ／ｏリード制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204185B2 (ja) |
-
1997
- 1997-11-17 JP JP31532597A patent/JP3204185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11149440A (ja) | 1999-06-02 |
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