RU34264U1 - Устройство ввода-вывода дискретных данных - Google Patents

Abstract

1. Устройство ввода-вывода дискретных данных, содержащее первое устройство управления, двунаправленный буфер данных, второе устройство управления, третье устройство управления, первый регистр ввода-вывода, отличающееся тем, что дополнительно содержит устройство задания базового адреса, счетчик, первый мультиплексор, цифровой сигнальный процессор, оперативное запоминающее устройство, второй мультиплексор, первый регистр, второй регистр, третий регистр, четвертый регистр, устройство управления разрешением прерываний, пятый регистр, при этом первый выход первого устройства управления соединен с входом сигнала направления двунаправленного буфера данных, второй выход первого устройства управления соединен с входом сигнала строба счетчика, третий выход первого устройства управления соединен с счетным входом счетчика, четвертый выход первого устройства управления соединен с входом сигнала разрешения выдачи пятого регистра, пятый выход первого устройства управления соединен с первым входом второго устройства управления, шестой выход первого устройства управления соединен с вторым входом второго устройства управления, седьмой выход первого устройства управления соединен с входом сигнала строба третьего регистра, выход устройства задания базового адреса соединен с первым входом первого устройства управления, второй вход первого устройства управления соединен с линией сигнала разрешения дешифрации адреса внешней интерфейсной магистрали, третий вход первого устройства управления соединен с линией сигнала записи портов ввода-вывода внешней интерфейсной магистрали, четвертый вход первого устройст�

Description

Устройство ввода-вьшода дискретных данных

Полезная модель относится к вычислительной технике, в частности, к устройствам обмена данными и может быть использована в различных вычислительных устройствах и системах для обеспечения обмена данными в цифровом (дискретном) виде как между вычислительными устройствами, так и между вычислительными устройствами и различными периферийными устройствами с использованием различных протоколов обмена.

Известна большая интегральная схема (БИС) последовательного интерфейса 1, С. 78-82, содержащая двунаправленный буфер данных (буфер данных, являющийся двунаправленным параллельным регистром), регистр ввода (буфер приемника), регистр вывода (буфер передатчика) и четьфе устройства управления (схему управления приемником, схему управления передатчиком, блок управления записью/чтением, блок управления модемом). При этом первый вход-выход буфера данных является входомвыходом данных внешней интерфейсной магистрали, входы и выходы блока управления записью/чтением образуют входы и входы внешней интерфейсной магистрали, второй вход-выход буфера данньгх, входы-выходы блока управления записью/чтением и блока управления модемом, вход данных буфера передатчика, выход данных буфера приемника соединены между собой, выход данных буфера передатчика является выходом данных последовательного интерфейса, вход данных буфера приемника является входом данных последовательного интерфейса, входы и выходы управления последовательного интерфейса образованы входами и выходами схемы управления приемником и схемы управления передатчиком.

Наиболее близким к предлагаемому устройству ввода-вывода дискретных данных и выбранным в качестве прототипа является БИС параллельного интерфейса 1, С. 85-90, содержащая двунаправленный буфер данных (двунаправленный буфер данных), три устройства управления (блок управления записью/чтением, схему управления группой А, схему управления группой В), регистры ввода-вывода (8-ми разрядные каналы ввода/вывода), которые объединены внутренней магистралью данных и линиями сигналов управления. При этом первый вход-выход буфера данных является входом-выходом данных внешней интерфейсной магистрали, входы и выходы блока управления записью/чтением образуют входы и входы внешней интерфейсной магистрали.

МПК G06F 3/00

интерфейса позволяет реализовывать обмен данными только в соответствии с одним определенным протоколом обмена), а также высокая загрузка вычислительных устройств или вычислительных систем, использующих известные устройства.

Задачей полезной модели является создание устройства ввода-вывода дискретных данных, обеспечивающего обмен данными, как по последовательным, так и по параллельным каналам с использованием различных протоколов обмена (задаваемых программно) при обеспечении минимальной загрузки внешней интерфейсной магистрали и, соответственно, вычислительных устройств или вычислительных систем, использующих данное устройство ввода-вывода.

Сущность полезной модели заключается в том, что устройство ввода-вывода дискретных данных содержащее первое устройство 1 управления, двунаправленный буфер 2 данных, второе устройство 12 управления, третье устройство управления 14, первый регистр 17 ввода-вывода, дополнительно содержит устройство 3 задания базового адреса, счетчик 4, первый мультиплексор 5, пифровой сигнальный процессор 6, оперативное запоминающее устройство 7, второй мультиплексор 8, первый регистр 9, второй регистр 10, третий регистр 11, четвертый регистр 13, устройство управления разрешением прерьшаний 15, пятый регистр 16, при этом первый выход первого устройства 1 управления соединен с входом сигнала направления (Н) двунгшравленного буфера 2 данных, второй выход первого устройства 1 управления соединен с входом сигнала строба (С) счетчика 4, третий выход первого устройства 1 управления соединен с счетным входом (Сч) счетчика 4, четвертый выход первого устройства 1 управления соединен с входом сигнала разрешения выдачи (Е) пятого регистра 16, пятый выход первого устройства 1 управления соединен с первым входом второго устройства 12 управления, шестой выход первого устройства 1 управления соединен с вторым входом второго устройства 12 управления, седьмой выход первого устройства 1 управления соединен с входом сигнала строба (С) третьего регистра 11, выход устройства 3 задания базового адреса соединен с первым входом первого устройства 1 управления, второй вход первого устройства 1 управления соединен с линией сигнала разрешения дешифрации адреса (AEN) внешней интерфейсной магистрали 21, третий вход первого устройства 1 управления соединен с линией сигнала записи портов ввода-вывода (IOW) внешней интерфейсной магистрали 21, четвертый вход первого устройства 1 управления соединен с линией сигнала чтения портов ввода-вывода (IOR) внешней интерфейсной магистрали 21, пятый вход первого устройства 1 управления соединен с линиями сигналов адреса (А) внешней интерфейсной магистрали 21, входы данных (D) счетчика 4, третьего регистра 11, первый вход второго мультиплексора 8, выход первого регистра 9, выход пятого

регистра 16 соединены с вторым входом-выходом двунаправленного буфера 2 данных, выход счетчика 4 соединен с первым входом первого мультиплексора 5, выход которого соединен с входом сигналов адреса (А) оперативного запоминающего устройства 7, выход сигналов адреса (А) пифрового сигнального процессора 6 соединен с вторым входом первого мультиплексора 5 и первым входом третьего устройства 14 управления, входвыход сигналов данных (D) цифрового сигнального процессора 6 соединен с вторым входом второго мультиплексора 8, выходом третьего регистра 11, выходом второго регистра 10, входами данных (D) четвертого регистра 13, пятого регистра 16, первым входом-выходом первого регистра 17 ввода-вывода, выход сигнала обращения к памяти (DS) цифрового сигнального процессора 6 соединен с вторым входом третьего устройства 14 управления, выход сигнала обращения к портам ввода-вывода (IS) пифрового сигнального процессора 6 соединен с третьим входом третьего устройства 14 управления, выход сигнала строба (STR) цифрового сигнального процессора 6 соединен с четвертым входом третьего устройства 14 управления, выход сигнала чтения/записи (W/R) цифрового сигнального процессора 6 соединен с пятым входом третьего устройства 14 управления, выход второго мультиплексора 8 соединен с входом данных (D) оперативного запоминающего устройства 7, входом первого регистра 9 и входом второго регистра 10, первый выход второго устройства 12 управления соединен с входом сигнала строба (С) первого регистра 9, второй выход второго устройства 12 управления соединен с входом сигнала разрешения выдачи (Е) первого регистра 9, третий выход второго устройства 12 управления соединен с входами сигнала управления (У) первого и второго мультиплексоров 5 и 8, четвертый выход второго устройства 12 управления соединен с входом сигнала разрешения вьщачи (Е) первого мультиплексора 5, пятый выход второго устройства 12 управления соединен с входом сигнала строба (С) второго регистра 10, щестой выход второго устройства 12 управления соединен с входом сигнала разрещения выдачи (Е) второго регистра 10, седьмой выход второго устройства 12 управления соединен с входом сигнала выбора устройства (CS) оперативпого запоминающего устройства 7, восьмой выход второго устройства 12 управления соединен с входом сигнала записи (WE) оперативного запоминающего устройства 7, девятый выход второго устройства 12 управления соединен с входом сигнала готовности (RDY) цифрового сигнального цроцессора, первый вьгход третьего устройства 14 управления соединен с третьим входом второго устройства 12 управления, второй выход третьего устройства 14 управления соединен с четвертым входом второго устройства 12 управления, третий выход третьего устройства 14 управления соединен с входом сигнала разрещения вьщачи (Е) третьего регистра 11, четвертый выход третьего устройства 14 управления соединен с

входом сигнала строба (С) пятого регистра 16, пятый выход третьего устройства 14 управлепия соединен с входом устройства 15 управления разрешением прерываний, управляющий (У) вход которого соединен с соответствующим разрядом выхода третьего регистра 11, а выход соединен с линиями запроса нрерываний (IRQ) внешпей интерфейсной магистрали 21, щестой выход третьего устройства 14 управления образует выход 26 сигналов строба, шестой вход третьего устройства 14 управления образует вход 27 сигналов строба, седьмой выход третьего устройства 14 управления соединен с входом сигнала запроса прерывания (IRQ) пифрового сигнального пропессора 6, восьмой выход третьего устройства 14 управления соедипен с входом сигнала строба (С) четвертого регистра 13, выход которого соединен с седьмым входом третьего устройства 14 управления, девятый выход третьего устройства 14 управления соединен с входом сигнала строба (С) нервого регистра 17 ввода-вывода, десятый выход третьего устройства 14 управления соединен с входом сигнала разрешения выдачи (Е) первого регистра 17 вводавывода, второй вход-выход которого является первым входом-выходом цифрового интерфейса, устройство ввода-вьшода дискретных данных, дополнительно содержит один или несколько регистров ввода-вывода (второй, третий, четвертый и т.д. регистры вводавывода), при этом входы сигналов строба (С) и входы сигналов разрешения вьщачи (Е) регистров ввода-вывода соединены с соответствующими выходами третьего устройства 14 (вход сигналов строба (С) второго регистра 18 соединен с одиннадцатым выходом третьего устройства 14 управления, вход сигналов разрешения выдачи (Е) второго регистра 18 соединен с двенадцатым выходом третьего устройства 14 управления, вход сигналов строба (С) третьего регистра 19 соединен с тринадцатым выходом третьего устройства 14 управления, вход сигналов разрешения выдачи (Е) третьего регистра 19 соединен с четырнадцатым выходом третьего устройства 14 управления, вход сигналов строба (С) четвертого регистра 20 соединен с пятнадцатым выходом третьего устройства 14 управления, вход сигналов разрешения выдачи (Е) четвертого регистра 20 соединен с шестнадцатым выходом третьего устройства 14 управления и т.д.), первые входы-выходы регистров ввода-вьшода соедипены с входом-выходом данных цифрового сигнального процессора 6, вторые входы-выходы регистров ввода-вывода являются соответствующими входами-выходами цифровых интерфейсов.

Первое устройство 1 управления обеспечивает управление доступом по внещней интерфейсной магистрали 21 к счетчику 4, оперативному запоминающему устройству 7, третьему и пятому регистрам 11 и 16. Для обеспечения доступа по внешней интерфейсной магистрали 21 к оперативному запоминающему устройству 7 первое устройство 1 управления обеспечивает управление двунаправленным буфером 2 данных, счетчиком 4, а

также выдает сигналы запроса доступа к оперативному запоминающему устройству (сигнал запроса чтения, выдаваемый первым устройством 1 управления на свой пятый выход и сигнал запроса записи, вьщаваемый первьм устройством 1 управления на свой шестой выход) во второе устройство 12 управления. Если адрес на внешней интерфейсной магистрали 21 (адрес, поступающий на пятый вход первого устройства 1 управления) попадает в диапазон адресов, принадлежащих устройству ввода-вывода дискретных данных (соответствует счетчику 4, третьему регистру 11, пятому регистру 16, оперативному запоминающему устройству 7), и если на внешней интерфейсной магистрали 21 присутствуют соответствующие сигналы управления (сигнал разрешения дешифрации адреса, сигнал чтения, сигнал записи), то первое устройство 1 управления вьщает сигналы управления счетчиком 4, третьим регистром 11, пятым регистром 16 и вьщает сигналы запроса чтения и сигналы запроса записи во второе устройство 12 управления. Для формирования адреса, по которому производится обращение к оперативному запоминающему устройству 7 используется счетчик 4. Значение адреса предварительно записывается в счетчик 4. Запись в счетчик 4 производиться при подаче сигнала на вход сброса (С). При этом в счетчик 4 записывается значение, которое в данный момент подано на вход данных (D) счетчика 4. При обращении по внешней интерфейсной магистрали 21 по адресу, соответствующему оперативному запоминающему устройству 7 первое устройство 1 управления вьщает сигнал на свой третий выход, этот сигнал поступает на счетный вход (Сч) счетчика 4, и значение, находящееся в счетчике 4 увеличивается на единицу. Этим обеспечивается возможность последовательного чтения или записи данных оперативного запоминающего устройства 7 без предварительной записи адреса при каждом обращении к оперативному запоминающему устройству 4.

Второе устройство 12 управления служит для обеспечения доступа к оперативному запоминающему устройству 7 как со стороны внещней системной магистрали 21, так и со стороны цифрового сигнального процессора 6.

При запросе чтения по внещней интерфейсной магистрали 21 по адресу, соответствующему оперативному запоминающему устройству 7 (при наличии сигнала чтения на внешней интерфейсной магистрали 21 и, соответственно, на четвертом входе первого устройства 1 управления, а также сигналов адреса, соответствующих оперативному запоминающему устройству 7 на внешней интерфейсной магистрали 21 и, соответственно, на пятом входе первого устройства 1 управления и сигнала разрешения дешифрации адреса на внешней интерфейсной магистрали 21 и, соответственно, на втором входе первого устройства 1 управления), первое устройство 1 управления

формирует сигнал запроса чтения, который выдается с пятого выхода первого устройства 1 управления па первый вход второго устройства 12 зшравления. Также с первого выхода первого устройства 1 управления на вход сигнала направления (Н) двунаправленного буфера 2 данных выдается соответствующий сигнал управления, который переводит двунаправленный буфер 2 данных в состояние, в котором передача данных через двунаправленный буфер 2 данных осуществляется в направлении от его второго входавыхода к его первому входу-выходу. При получении запроса чтения второе устройство 12 управления обеспечивает вьщачу сигналов управления оперативным запоминающим устройством 7 (через свои седьмой и восьмой выходы). Также второе устройство 12 управления выдает сигнал управления через свой третий выход на первый и второй мультиплексоры 5 и 8, который переводит их в состояние, когда на выход первого и второго мультиплексоров 5 и 8 передаются данные, которые поступают на их первые входы. Это обеспечивает поступление на вход адреса (А) оперативного запоминающего устройства 7 данных с выхода счетчика 4. Далее в соответствии с временной диаграммой обмена с оперативным запоминающим устройством 7 второе устройство 12 управления выдает со своего первого выхода сигнал строба на первый регистр 9, данные с выхода данных (D) оперативного запоминающего устройства 7 записываются в первый регистр 9 и после выдачи вторым устройством управления со своего второго выхода сигнала разрешения выдачи (Е), эти данные из первого регистра 9 поступают на внешнюю интерфейсную магистраль 21.

При запросе записи по внешней интерфейсной магистрали 21 по адресу, соответствующему оперативному запоминающему устройству 7 (при наличии сигнала записи на внешней интерфейсной магистрали 21 и, соответственно, на третьем входе первого устройства 1 управления, а также сигналов адреса, соответствующих оперативному запоминающему устройству 7 на внешней интерфейсной магистрали 21 и, соответственно, на пятом входе первого устройства 1 управления и сигнала разрешения дешифрапии адреса на внешней интерфейсной магистрали 21 и, соответственно, на втором входе первого устройства 1 управления), первое устройство 1 управления формирует сигнал запроса записи, который вьщается с шестого выхода первого устройства 1 управления на второй вход второго устройства 12 управления. Также с первого выхода первого устройства 1 управления на вход сигнала направления (Н) двунаправленного буфера 2 данных вьщается соответствующий сигнал управления, который переводит двунаправленный буфер 2 данных в состояние, в котором передача данных через двунаправленный буфер 2 данных осуществляется в направлении от его первого входа-выхода к его второму входу-выходу. При получении запроса записи, второе

устройство 12 управления вьщает сигнал управления через свой третий выход на первый и второй мультиплексоры 5 и 8, который переводит их в состояние, когда на выход первого и второго мультиплексоров 5 и 8 передаются данные, которые поступают на их первые входы. Это обеспечивает поступление на вход данных (D) оперативного запоминающего устройства 7 данных с внешней интерфейсной магистрали 21 и поступление на вход адреса (А) оперативного запоминающего устройства 7 данпых с выхода счетчика 4. Далее в соответствии с временной диаграммой обмена с оперативным запоминающим устройством 7 второе устройство 12 управления выдает сигналы управления оперативным запоминающим устройством 7 (через свои седьмой и восьмой выходы), и данные с внешней интерфейсной магистрали 21 через двунаправленный буфер 2 данных и второй мультиплексор 8 записываются в оперативное запомипающее устройство 7.

Диапазон адресов, принадлежащих устройству ввода-вывода дискретных данных, задается при помощи устройства 3 задания базового адреса. Устройство 3 задания базового адреса может быть вьшолнено, например, в виде набора перемычек.

Третий регистр 11 используется в качестве регистра управления, в котором задаются режимы работы устройства ввода-вывода дискретных сигналов, и для управления разрешением вьщачи сигналов запросов прерываний от устройства вводавывода дискретных сигналов на внешнюю интерфейсную магистраль 21. Биты третьего регистра 11 задают режим работы (логику работы) цифрового сигнального процессора 6, который в свою очередь определяет режимы приема и передачи данных. Сигналы на выходе третьего регистра 11 вьщаются только при наличии сигнала на его входе сигнала разрешения выдачи (Е), за исключением сигнала в том разряде выхода третьего регистра 11, который соединен с входом управления (У) устройства 15 управления разрешением прерываний. Данные в этом разряде вьщаются всегда вне зависимости от состояния сигнала на входе сигнала разрешения вьщачи (Е) третьего регистра 11.

Четвертый регистр 13 служит для хранения данных, определяющих режим работы третьего устройства 14 управления. В частпости, биты третьего регистра 13 управляют разрешением приемом и передачей данных через первый, второй, третий и четвертый входы-выходы 22, 23, 24 и 25 цифровых интерфейсов.

Устройство 15 управления разрешением прерываний обеспечивает прохождение сигналов запроса прерываний от пятого выхода третьего устройства 14 управления на внешнюю интерфейсную магистраль 21 только при наличии сигнала на входе управления (У) устройства 15. Устройство 15 управления разрешением прерываний может быть выполнено, например, в виде набора элементов И, первые входы которых соединены между собой и образуют вход управления (У) устройства 15, а вторые входы образуют

вход устройства 15 (второй вход каждого элемента И является входом соответствующей линии запроса прерывания).

Пятый регистр 16 используется в качестве регистра статуса, в который цифровой сигнальный процессор 6 записьшает признаки, определяющие состояние приема и передачи данных.

Внешняя интерфейсная магистраль 21 содержит линии сигналов данных (D), линии сигналов адреса (А), линии сигналов запросов прерываний (IRQ), линии сигналов управления: линию сигнала разрешения дешифрации адреса (AEN), линию сигнала записи портов ввода-вывода (IOW) и линию сигнала чтения портов ввода-вывода (IOR). Внешняя интерфейсная магистраль 21 может содержать линии других сигналов, неиспользуемых устройством ввода-вывода дискретных данных. В частности, внешняя интерфейсная магистраль 21 может быть выполнена в виде магистрали ISA.

Устройство ввода-вывода дискретных данных содержит один или несколько регистров ввода-вывода. Регистры ввода-вьюода могут быть регистрами сдвига, предназначенными для ввода или вывода данных по последовательным интерфейсам или регистрами, предназначенными для ввода или вывода данных по параллельным интерфейсам. В частности, устройство ввода вывода может иметь четьфе регистра вводавьгеода, при этом первый регистр 17 ввода-вывода является регистром, предназначенным для обеспечения вьщачи данных по последовательному интерфейсу, второй регистр 18 ввода-вывода является регистром, предназначенным для обеспечения приема данных по последовательному интерфейсу, третий 19 ввода-вывода является регистром, предназначенным для обеспечения вьщачи данных по параллельному интерфейсу, четвертый регистр 20 ввода-вывода является регистром, предназначенным для обеспечения приема данных по параллельному интерфейсу.

Регистры ввода-вывода имеют вход разрешения выдачи (Е), вход сигнала строба (С), первый вход-выход и второй вход-выход. Второй вход-выход регистров, предназначенных для обеспечения вьщачи или приема данных по последовательным интерфейсам, является последовательным входом-выходом.

Регистры, предназначенные для обеспечения вьщачи данных по последовательному интерфейсу, являются регистрами сдвига. При этом первый входвыход этих регистров используется в качестве входа данных, а второй вход-выход используется в качестве выхода данных. При подаче сигнала строба (С) в регистр записываются данные, поданные на его первый вход-выход. При подаче сигнала разрешения вьщачи (Е) с второго входа-выхода регистра вьщается бит данных и производится сдвиг данных в регистре.

Регистры, предназначенные для обеснечення нрнема данных но носледовательному интерфейсу, являются регистрами сдвига. При этом нервый вход-выход этих регистров используется в качестве выхода данных, в второй вход-выход используется в качестве входа данных. При подаче сигнала строба (С) в регистр записывается бит данных, поданный на его второй вход-выход и производится сдвиг данных в регистре. При подаче сигнала разрешепия выдачи (Е) находящиеся в нем данные, находящиеся в регистре вьщаются на его первый вход-выход.

Первый вход-выход регистров, предназначенных для обеспечения выдачи данных по параллельному интерфейсу используется в качестве входа данных. Второй вход-выход регистров, предназначенных для обеспечения выдачи данных по параллельному интерфейсу используется в качестве выхода данных. При подаче па эти регистры сигнала строба (С) в них записьшаются данные, поданные на их первый вход-выход, а при подаче сигнала разрешения вьщачи (Е) хранимые данные вьщаются на второй вход-выход.

Первый вход-выход регистров, предпазначенных для обеспечения приема данных по параллельному интерфейсу используется в качестве выхода дапных. Второй входвыход регистров, предназначенных для обеспечения приема данных по параллельному интерфейсу используется в качестве входа данных. При подаче на эти регистры сигнала строба (С) в них записьшаются данные, поданные на их второй вход-выход, а при подаче сигнала разрешения вьщачи (Е) хранимые данные вьщаются на первый вход-выход.

Если требуемая разрядпость регистров 17, 18, 19 и 20 ввода-вывода превышает разрядность магистрали данных цифрового сигнального процессора 6, то регистры 17, 18, 19 и 20 ввода-вывода являются составными и состоят из нескольких регистров. При этом девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый шестпадцатый выходы третьего устройства 14 управления каждый имеют несколько линий (разрядов), каждая из которых соединена с входом сигналов строба (С) и разрешения вьщачи (Е) соответствующего регистра (соответствующей части составного регистра). Запись (чтение) данных в (из) такие составные регистры производится последовательной записью (чтением) каждого из регистров, составляющих составной регистр, то есть каждой части составного регистра в адресном пространстве цифрового сигнального процессора отводится свой адрес.

Запись данных в счетчик 4 и в третий регистр 11 производится по внещней интерфейсной магистрали под управлением первого устройства 1 управления. При появлении на внешней интерфейсной магистрали 21 адреса, соответствующего счетчику 4 (третьему регистру 11), сигнала разрешения дешифрации адреса (AEN) и сигнала записи (IOW), первое устройство 1 управления вьщает на вход сигнала направления (П)

двунаправленного буфера 2 данных соответствующий сигнал управления, который переводит двунаправленный буфер 2 данных в состояние, в котором передача данных через двунаправленный буфер 2 данных осуществляется в направлении от его первого входа-выхода к его второму входу-выходу и вьщает сигнал со своего второго (седьмого) выхода на вход сигнала строба (С) счетчика 4 (третьего регистра 11). При этом данные с внешней интерфейсной магистрали 21 через двунаправленный буфер 2 данных поступают на вход данных (D) счетчика 4 (третьего регистра 11) и записьшаются в счетчик 4 (третий регистр 11).

Третье устройство 14 управления предназначено для обеспечения доступа со стороны цифрового сигнального процессора 6 к оперативному запоминающему устройству 7, третьему регистру 11, четвертому регистру 13, пятому регистру 16, первому, второму, третьему и четвертому регистрам 17, 18, 19 и 20 ввода-вывода, а также для управления приемом данных и передачей данных через первый, второй, третий и четвертый входы-выходы 22, 23, 24 и 25 цифровых интерфейсов.

Доступ к оперативному запоминающему устройству 7 со стороны цифрового сигнального процессора 6 происходит следующим образом. При записи данных цифровой сигнальный процессор 6 выставляет данные и адрес на своих выходах данных (D) и адреса (А), выставляет признак записи на выходе сигнала чтения/записи (W/R) и выдает сигнал с выхода сигнала обращения к памяти (DS), а также вьщает после этого сигнал на свой выход сигнала строба (STR). Признак записи, сигнал обращения к памяти и сигнал строба поступают на соответственно пятый, второй и четвертьгй входы третьего устройства 14 управления, которое на их основе вырабатывает сигнал запроса записи, который вьщается с второго выхода третьего устройства 14 управления на четвертый вход второго устройства 12 управлепия. Если отсутствует в данный момент обращение к оперативному запоминающему устройству 7 со стороны внешней интерфейсной магистрали 21 (отсутствуют сигналы запроса чтения или записи на первом и втором входах второго устройства 12 управления), то второе устройство 12 управления выдает сигнал управления через свой третий выход на первый и второй мультиплексоры 5 и 8, который переводит их в состояние, когда на выход первого и второго мультиплексоров 5 и 8 передаются данные, которые поступают на их вторые входы. Это обеспечивает поступление на вход данных (D) оперативного запоминающего устройства 7 данных с выхода данных (D) цифрового сигнального процессора 6 и поступление на вход адреса (А) оперативного запоминающего устройства 7 данных с выхода адреса (А) цифрового сигнального процессора 6. Далее в соответствии с временной диаграммой обмена с оперативным запоминающим устройством 7 второе устройство 12 управления вьщает сигналы управления оперативным

запоминающим устройством 7 (через свои седьмой и восьмой выходы), и данные цифрового сигнального процессора 6 через второй мультиплексор 8 записываются в оперативное запоминающее устройство 7. После этого второе устройство 12 управления вьщает со своего девятого выхода сигнал готовности, который поступает на вход сигнала готовности (RDY) цифрового сигнального процессора 6. В случае если в момент поступления сигнала запроса записи на второе устройство 12 управления осуществляется обращение к оперативному запоминающему устройству 7 со стороны внешней интерфейсной магистрали 21 (присутствуют сигналы запроса чтения или записи на первом и втором входах второго устройства 12 управления), то второе устройство 12 продолжает осуществлять управление обменом данными между оперативным запоминающим устройством 7 и внешней интерфейсной магистралью 21, а после окончания этого обмена осуществляет обмен данными между оперативным запоминающим устройством 7 и цифровым сигнальным процессором 6. Цифровой сигнальный процессор 6 продолжает свою работу только после получения сигнала готовности с девятого выхода второго устройства 12 управления.

Аналогичным образом происходит чтение данных цифровым сигнальным процессором 6 из оперативного запоминающего устройства 7. Цифровой сигнальный процессор 6 выставляет адрес на своем выходе адреса (А), выставляет признак чтения на выходе сигнала чтения/записи (W/R) и вьщает сигнал с выхода сигнала обращения к памяти (DS), а также вьщает после этого сигнал на свой выход сигнала строба (STR). Признак чтения, сигнал обращения к памяти и сигнал строба поступают на соответственно пятый, второй и четвертый входы третьего устройства 14 управления, которое на их основе вырабатывает сигнал запроса чтения, который вьщается с первого выхода третьего устройства 14 управления на третий вход второго устройства 12 управления. Если отсутствует в данный момент обращение к оперативному запоминающему устройству 7 со стороны внешней интерфейсной магистрали 21 (отсутствуют сигналы запроса чтения или записи на первом и втором входах второго устройства 12 управления), то второе устройство 12 управления вьщает сигнал управления через свой третий выход на первый и второй мультиплексоры 5 и 8, который переводит их в состояние, когда на выход первого и второго мультиплексоров 5 и 8 передаются данные, которые поступают на их вторые входы. Это обеспечивает поступление на вход адреса (А) оперативного запоминающего устройства 7 данных с выхода адреса (А) цифрового сигнального процессора 6. Далее в соответствии с временной диаграммой обмена с оперативным запоминающим устройством 7 второе устройство 12 управления вьщает сигналы управления оперативным запоминающим устройством 7 (через свои седьмой и

ЫО I 11

восьмой выходы). Прочитанные данные появляются на выходе данных (D) онеративного запоминающего устройства 7, носле чего второе устройство 12 управления вьщает через свой пятый выход сигнал на вход сигнал строба (С) второго регистра 10 и прочитанные данные записываются во второй регистр 10. Второе устройство 12 управления вьщает через свой шестой выход сигнал на вход сигнала разрешения вьщачи (Е) второго регистра 10, и данные из второго регистра 10 поступают на вход данных (D) цифрового сигнального процессора, который воспринимает данные после получения на свой вход сигнала готовности (RDY) от второго устройства 12 управления.

Запись данных цифровым сигнальным процессором 6 в четвертый регистр 13, пятый регистр 16, регистры ввода-вьшода (первый и третий регистры 17 и 19 вводавывода), осуш:ествляется следующим образом. Цифровой сигнальный процессор 6 выставляет данные и адрес на своих выходах данных (D) и адреса (А), выставляет признак записи на выходе сигнала чтения/записи (W/R) и вьщает сигнал с выхода сигнала обращения к портам ввода-вывода (IS), а также вьщает после этого сигнал на свой выход сигнала строба (STR). В зависимости от полученного адреса третье устройство 14 управления вьщает сигнал на вход сигнала строба (С) соответствующего регистра (через соответственно восьмой, двенадцатый, девятый или тринадцатый выходы третьего устройства 14 управления), в который при этом записываются данные, находящиеся на выходе данных (D) цифрового сигнального процессора 6.

Чтение данных цифровым сигнальным процессором 6 из третьего регистра 11, регистров ввода-вьшода (второго и четвертого регистров 18 и 20 ввода-вьшода) осуществляется следующим образом. Цифровой сигнальный процессор 6 выставляет адрес на своем выходе адреса (А), выставляет признак чтения на выходе сигнала чтения/записи (W/R) и вьщает сигнал с выхода сигнала обращения к портам ввода-вывода (IS), а также вьщает после этого сигнал на свой выход сигнала строба (STR). В зависимости от полученного адреса третье устройство 14 управления вьщает сигнал на вход сигнала разрешения выдачи (Е) третьего регистра 11, на вход сигнала разрешения вьщачи (Е) соответствующего регистра ввода-вывода (второго или четвертого регистров 18 или 20 ввода-вывода) через соответственно третий, двенадцатый или шестнадцатый выходы третьего устройства 14 управления, при этом данные из соответствующего регистра поступают на вход данных (D) цифрового сигнального процессора 6.

Передача данных по последовательному интерфейсу производится следующим образом. Цифровой сигнальный процессор 6 осуществляет чтение данных, предназначенных для передачи, из оперативного запоминающего устройства 7 и записывает их в первый регистр 17 ввода-вывода. Третье устройство 14 управления в

Ш)3

соответствии с протоколом используемого интерфейса вьщает через свой второй выход сигпал, который поступает на вход разрешения выдачи (Е) первого регистра 17 вводавьшода, из которого при этом происходит побитная вьщача данных через первый входвыход 22 цифрового интерфейса. Также одновременно с этим третье устройство 14 управления выдает сигналы на соответствующий разряд своего шестого выхода и, соответственно, выхода 26 сигналов строба. Эти сигналы являются сигналами строба, которыми сопровождаются выдаваемые по последовательному интерфейсу данные.

Передача данных по параллельному интерфейсу производится следующим образом. Цифровой сигнальный процессор 6 осуществляет чтение данных, предназначенных для передачи, из оперативного запоминающего устройства 7 и записывает их в третий регистр 19 ввода-вывода. Третье устройство 14 управления в соответствии с протоколом используемого интерфейса выдает через свой шестой выход сигнал, который поступает на вход разрешения вьщачи (Е) третьего регистра 19 вводавывода, из которого при этом происходит выдача данных через вход-выход 24 цифрового интерфейса. Также одновременно с этим третье устройство 14 управления выдает сигналы на соответствующий разряд своего шестого выхода и соответственно выхода 26 сигналов строба. Эти сигналы являются сигналами строба, которыми сопровождаются вьвдаваемые по параллельному интерфейсу данные.

Прием данных по последовательному интерфейсу производится следующим образом. Данные поступают на второй вход-выход 23 цифрового интерфейса. Поступающие данные сопровождаются сигналами строба в соответствующем разряде входа 27 сигналов строба и соответственно щестого входа третьего устройства 14 управления, которое получив сигнал строба при условии, что разрешен прием данных по последовательному интерфейсу, выдает через свой третий выход сигнал на вход сигнала строба (С) второго регистра 18 сдвига, в котором при этом происходит сдвиг данных и запись принятого бита.

Прием данных по параллельному интерфейсу производится следующим образом. Данные поступают на четвертый вход-выход 25 цифрового интерфейса. Поступающие данные сопровождаются сигналами строба в соответствующем разряде входа 27 сигналов строба и соответственно шестого входа третьего устройства 14 управления, которое получив сигнал строба при условии, что разрешен прием данных по параллельному интерфейсу, выдает через свой седьмой выход сигнал на вход сигнала строба (С) шестого регистра 20, в который при этом запись принятых данных.

сигнального пронессора 6. По этому сигналу цифровой сигнальный процессор 6 осуществляет чтение из соответствующего регистра ввода-вывода принятых данных (при приеме данных) или осуществляет запись в соответствующий регистр ввода-вывода новых данных, предназначенных для передачи.

Первое устройство 1 управления, двунаправленный буфер 2 данных, счетчик 4, первый мультиплексор 5, второй мультиплексор 8, первый регистр 9, второй регистр 10, третий регистр 11, второе устройство 12 управления, четвертый регистр 13, третье устройство 14 управления, устройство управления 15 разрещением прерываний, пятый регистр 16, регистры ввода-вывода могут быть выполнены с использованием микросхему программируемой логики.

Устройство ввода-вывода дискретных данных работает следующим образом. Вычислительное устройство или система, использующее данное устройство ввода-вывода дискретных данных, производит по внешней интерфейсной магистрали 21 (через входвыход 28 внешней интерфейсной магистрали) запись данных в счетчик 4 и третий регистр 11, а также данных, предназначенных для передачи, в оперативное запоминающее устройство 7. Цифровой сигнальный процессор 6 осуществляет чтение данных из третьего регистра 11 и в зависимости от этих данных выбирает один из режимов работы (режимов приема и передачи данных по последовательным и параллельным интерфейсам). Цифровой сигнальный процессор 6 формирует данные для четвертого регистра 13, которые онределяют режим работы третьего устройства 14 управления, в частности, определяют разрешение или запрет, а также режим передачи и приема данных по каждому интерфейсу. Цифровой сигнальный процессор 6 читает данные из оперативного запоминающего устройства 6 и записывает их в регистр ввода-вывода, соответствующий интерфейсу, по которому должны вьщаваться эти данные. Под управлением третьего устройства 14 управления происходит выдача данных из регистра ввода-вывода по соответствующему интерфейсу в соответствии с протоколом данного интерфейса. По окончании передачи данных и в случае, когда разрешена вьщача запросов прерываний в цифровой сигнальный процессор 6, третье устройство 14 управления выдает сигнал со своего седьмого выхода на вход запроса прерывания (IRQ) цифрового сигнального процессора 6. По этому сигналу цифровой сигнальный процессор 6 осуществляет чтение данных из онеративного запоминающего устройства 7 и запись их в соответствующий регистр ввода-вывода.

сигнальный процессор 6, третье устройство 14 управления вьщает сигнал со своего седьмого выхода на вход запроса прерывания (IRQ) цифрового сигнального процессора 6. По этому сигналу цифровой сигнальный процессор 6 осуществляет чтение данных из соответствующего регистра ввода-вывода и запись этих данных в оперативное запоминающее устройство 7.

Если в оперативном запоминающем устройстве 7 заканчиваются данные для передачи или в него записано определенное количество принятых данных, то цифровой сигнальный процессор 6 записью соответствующих данных в четвертый регистр 13 сообщает третьему устройству 14 управления о необходимости вьщачи сигнала запроса прерывания на внешнюю интерфейсную магистраль 21. Третье устройство 14 управления вьщает сигнал запроса соответствующего прерьшания через свой пятый выход. Если на вход управления (У) устройства 15 управления разрещением прерьгеаний с выхода третьего регистра 13 подан разрещающий прерывания сигнал, то сигнал с соответствующего разряда пятого выхода третьего устройства 14 управления поступает на соответствующую линию запроса прерывания (IRQ) внешней интерфейсной магистрали 21. По этому сигналу вычислительное устройство или вычислительная система, использующая данное устройство ввода-вывода дискретных данных осуществляет чтение принятых данных из оперативного запоминающего устройства 7 и запись в него новых данных, предназначенных для передачи.

Таким образом, предлагаемая полезная модель обеспечивает возможность обмена данными (ввода-вывода дискретных данных) как между вьршслительными устройствами, так и между вычислительными устройствами и различными периферийными устройствами с использованием различных протоколов обмена при значительном снижении загрузки внешней интерфейсной магистрали, и, соответственно, вычислительных устройств или вычислительных систем, использующих данное устройство ввода-вывода.

Представленные чертеж и описание предлагаемой полезной модели позволяют, используя существующую элементную базу, изготовить ее промышленным способом и использовать в вычислительных устройствах и системах, что характеризует предлагаемую полезную модель как промьипленно применимую.

Источники информации

1. Микропроцессоры и микроЭВМ в системах автоматического управления: Справочник/С. Т. Хвощ, Н. Н. Варлинский, Е. А. Попов; Под общ. ред. С. Т. Хвоща.- Л.: Мащиностроение. Ленингр. отд-ние, 1987.-640 с.: ил.

Устройство ввода-вывода дискретных данных

Перечень обозначений

1- первое устройство управления;

2- двунаправленный буфер;

3- устройство задания базового адреса;

4- счетчик;

5- первый мультиплексор;

6- цифровой сигнальный процессор;

7- оперативное запоминающее устройство;

8- второй мультиплексор;

9- первый регистр;

10- второй регистр;

11- третий регистр;

12- второе устройство управления;

13- четвертый регистр;

14- третье устройство управления;

15- устройство управления разрешением прерыван

16- пятый регистр;

17- первый регистр ввода-вывода;

18- второй регистр ввода-вывода;

19- третий регистр ввода-вывода;

20- четвертый регистр ввода-вывода;

21- внешняя интерфейсная магистраль;

22- первый вход-выход цифрового интерфейса;

23- второй вход-выход цифрового интерфейса;

24- третий вход-выход цифрового интерфейса;

25- четвертый вход-выход цифрового интерфейса

26- выход сигналов строба;

27- вход сигналов строба;

28- вход-выход внешней интерфейсной магистрал

Claims (2)

1. Устройство ввода-вывода дискретных данных, содержащее первое устройство управления, двунаправленный буфер данных, второе устройство управления, третье устройство управления, первый регистр ввода-вывода, отличающееся тем, что дополнительно содержит устройство задания базового адреса, счетчик, первый мультиплексор, цифровой сигнальный процессор, оперативное запоминающее устройство, второй мультиплексор, первый регистр, второй регистр, третий регистр, четвертый регистр, устройство управления разрешением прерываний, пятый регистр, при этом первый выход первого устройства управления соединен с входом сигнала направления двунаправленного буфера данных, второй выход первого устройства управления соединен с входом сигнала строба счетчика, третий выход первого устройства управления соединен с счетным входом счетчика, четвертый выход первого устройства управления соединен с входом сигнала разрешения выдачи пятого регистра, пятый выход первого устройства управления соединен с первым входом второго устройства управления, шестой выход первого устройства управления соединен с вторым входом второго устройства управления, седьмой выход первого устройства управления соединен с входом сигнала строба третьего регистра, выход устройства задания базового адреса соединен с первым входом первого устройства управления, второй вход первого устройства управления соединен с линией сигнала разрешения дешифрации адреса внешней интерфейсной магистрали, третий вход первого устройства управления соединен с линией сигнала записи портов ввода-вывода внешней интерфейсной магистрали, четвертый вход первого устройства управления соединен с линией сигнала чтения портов ввода-вывода внешней интерфейсной магистрали, пятый вход первого устройства управления соединен с линиями сигналов адреса внешней интерфейсной магистрали, входы данных счетчика, третьего регистра, первый вход второго мультиплексора, выход первого регистра, выход пятого регистра соединены с вторым входом-выходом двунаправленного буфера данных, выход счетчика соединен с первым входом первого мультиплексора, выход которого соединен с входом сигналов адреса оперативного запоминающего устройства, выход сигналов адреса цифрового сигнального процессора соединен с вторым входом первого мультиплексора и первым входом третьего устройства управления, вход-выход сигналов данных цифрового сигнального процессора соединен с вторым входом второго мультиплексора, выходом третьего регистра, выходом второго регистра, входами данных четвертого регистра, пятого регистра, первым входом-выходом первого регистра ввода-вывода, выход сигнала обращения к памяти цифрового сигнального процессора соединен с вторым входом третьего устройства управления, выход сигнала обращения к портам ввода-вывода цифрового сигнального процессора соединен с третьим входом третьего устройства управления, выход сигнала строба цифрового сигнального процессора соединен с четвертым входом третьего устройства управления, выход сигнала чтения/записи цифрового сигнального процессора соединен с пятым входом третьего устройства управления, выход второго мультиплексора соединен с входом данных оперативного запоминающего устройства, входом первого регистра и входом второго регистра, первый выход второго устройства управления соединен с входом сигнала строба первого регистра, второй выход второго устройства управления соединен с входом сигнала разрешения выдачи первого регистра, третий выход второго устройства управления соединен с входами сигнала управления первого и второго мультиплексоров, четвертый выход второго устройства управления соединен с входом сигнала разрешения выдачи первого мультиплексора, пятый выход второго устройства управления соединен с входом сигнала строба второго регистра, шестой выход второго устройства управления соединен с входом сигнала разрешения выдачи второго регистра, седьмой выход второго устройства управления соединен с входом сигнала выбора устройства оперативного запоминающего устройства, восьмой выход второго устройства управления соединен с входом сигнала записи оперативного запоминающего устройства, девятый выход второго устройства управления соединен с входом сигнала готовности цифрового сигнального процессора, первый выход третьего устройства управления соединен с третьим входом второго устройства управления, второй выход третьего устройства управления соединен с четвертым входом второго устройства управления, третий выход третьего устройства управления соединен с входом сигнала разрешения выдачи третьего регистра, четвертый выход третьего устройства управления соединен с входом сигнала строба пятого регистра, пятый выход третьего устройства управления соединен с входом устройства управления разрешением прерываний, управляющий вход которого соединен с соответствующим разрядом выхода третьего регистра, а выход соединен с линиями запроса прерываний внешней интерфейсной магистрали, шестой выход третьего устройства управления образует выход сигналов строба, шестой вход третьего устройства управления образует вход сигналов строба, седьмой выход третьего устройства управления соединен с входом сигнала запроса прерывания цифрового сигнального процессора, восьмой выход третьего устройства управления соединен с входом сигнала строба четвертого регистра, выход которого соединен с седьмым входом третьего устройства управления, девятый выход третьего устройства управления соединен с входом сигнала строба первого регистра ввода-вывода, десятый выход третьего устройства управления соединен с входом сигнала разрешения выдачи первого регистра ввода-вывода, второй вход-выход которого является первым входом-выходом цифрового интерфейса.

2. Устройство ввода-вывода дискретных данных по п.1, отличающееся тем, что дополнительно содержит один или несколько регистров ввода-вывода, при этом входы сигналов строба и входы сигналов разрешения выдачи регистров ввода-вывода соединены с соответствующими выходами третьего устройства, первые входы-выходы регистров ввода-вывода соединены с входом-выходом данных цифрового сигнального процессора, вторые входы-выходы регистров ввода-вывода являются соответствующими входами-выходами цифровых интерфейсов.