JPS6289140A

JPS6289140A - マイクロプロセツサ

Info

Publication number: JPS6289140A
Application number: JP60231915A
Authority: JP
Inventors: Koichi Hanamura; 花村　公一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-10-15
Filing date: 1985-10-15
Publication date: 1987-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マイクロプロセッサ、特にその内部レジス
タの内容を一時的に退避させる手段に関するものである
。

〔従来の技術〕

８ｇ３図は従来のマイクロプロセッサの一例における内
部レジスタの内容を一時的に退避させる操作に係る回路
を示すブロック図であシ、図において（１）はマイクロ
プロセッサ、（１０１）は内部レジスタ、（１０２）は
内部レジスタ（１０１）の内容を一時的に退避させる外
部記憶装置のスタック領域の先頭番地情報を保持するス
タックポインタ、（１０３）は算術、論理演算回路（以
下ＡＬＵという）、（１０４）は外部記憶装置を操作す
る場合の番地情報を出力するアドレスラッチ、（１０５
）は外部記憶装置とのデータのやり取りを行うデータラ
ッチ、（１０６）は内部データバス、（２）は外部記憶
装置、（２０１）はスタック領域の先頭番地である。

次に動作について説明する。

内部レジスタ（１０１）の内容を退避させる場合は、マ
イクロプロセッサ（１）は、外部記憶装置（２）に対し
て、スタックポインタ（１０２）の内容をアドレスラッ
チ（１０４）を介して指示し、退避させる内部レジスタ
（１０１）のデータをデータラッチ（１０５）　’＆介
して送り、外部記憶装置（２）のスタック領域における
スタックポインタ（１０２）の保持する番号を先頭番地
とする番号が連続して増して行く番地に、順番に、舊込
んで行く。この後、スタックポインタ（１０２）の内容
をＡＬＵ　（１０３）へ転送し、この値に先に転送した
内部レジスタ（１０１）のデータの数を加えてスタック
ポインタ（１０２）に戻す。

外部記憶装置（２）のスタック領域からデータを内部レ
ジスタ（１０１）に戻す場合は、マイクロプロセッサ（
１）は、スタックポインタ（１０２）の内容をアドレス
ラッチ（１０４）を介して外部記憶装置（２）に指示し
、外部記憶装！ｔ　＋２１におけるスタック領域のスタ
ックポインタ（１０２）の保持する番号の番地を先頭番
地とする番号が連続して減じて行く番地から、順番に、
データを読出し、データラッチ（１０５）を介して、所
定の内部レジスタ（１０１）に納めて行く。

この後、スタックポインタ（１０２）の内容をＡＬＵ（
１０３）へ転送し、この値から先に読出したデータの数
だけ減じてスタックポインタ（１０２）に戻す。

〔発明が解決しようとする問題点〕従来のマイクロプロセッサは以上のように構成されてい
るので、内部レジスタ（１０１）の内容を一時的に退避
させる場合、外部記憶装置ｔ　Ｔ２＋へスタックポイン
タ（１０２）の内容を送り、外部記憶装置（２）とデー
タの授受を行うとともに、その都度スタックポインタ（
１０２）の増減を行わねばならず、頻繁にサブルーチン
を実行したり割込みを処理するためその都度内部レジス
タの内容を退避する場合、処理速度が低下するという問
題があｚｆｃ。

この発明は以上のような問題点を解消するためになされ
たもので、サブルーチンの実行や割込みの処理の場合の
内部レジスタの一時退避の操作が高速に実行されるマイ
クロプロセッサを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロプロセッサは、内部レジスタの
内容を一時的に退避させる記憶領域として、外部記憶装
置内のスタック領域のほかに、素子内にアップダウンカ
ウンタによって番地情報が指示されるスタック領域を有
するものである。

〔作用〕

この発明に係るスタック領域は、素子内にあるためと、
アップダウン力ウタによる番地情報によってアクセスさ
れ、アクセス番号の増減を行う必要がないために、この
領域を用いると、外部記憶装置内の従来のスタック領域
を用いる場合に比べ、内部レジスタの内容の一時退避操
作が高速となる。

〔発明の実施例〕

第１図はこの発明の一実施例を示すブロック図であり、
図において（１０１）、（１０２）、（１０３）、（１
０４）。

（１０５）、（１０６）、（２）、（２０１）は＠３図
の同一符号が示す部分と同一または相当する部分を示し
、（ｌａ）はこの発明のマイクロプロセッサ、（１０７
）は素子内の後入れ先出し方式のスタック領域である。

第２図は第１図に示す実施例における素子内のスタック
領域に係る動作を示すブロック図であシ、図において（
１０１）、（１０６）、（１０７）は第１図の同一符号
が示す部分と同一のものを示し、（１０８）はインスト
ラクションレジスタ、（１０９）はインストラクション
デコーダ、（１１０）はアップダウンカウンタ、（１１
１）はカウンタ（１１０）の出力信号をデコードするデ
コーダである。

次に動作について説明する。

内部レジスタ（１０１）の内容を退避させる場合は、イ
ンストラクションレジスタ（１０８）内へスタック領域
（１０７）への書込みを指示する命令が書込まれ、その
命令がインストラクションデコーダ（１０９）によシ解
読され、書込み信号（１１２）となりアップダウンカウ
ンタ（１１０）へ送られる。アップダウンカウンタ（１
１０）は、マイクロプロセッサ（１ａ）のリセット時に
クリアされ、＠０”になっている。書込み信号（１１２
）　（カウンタ（１１０）にとってはカウントアツプ信
号）によりカウンタ（１１０）は＋１され、＠ｌ”を出
力する。この出力信号はデコーダ（１１１）でデコード
されスタック領域（１０７）の１番地を選択する選択信
号（１１４）となる。選択信号（１１４）と書込み信号
（１１２）の論理積がとられ１番地への書込み信号（１
１５）となる。

また、内部レジスタ（１０１）へは同時にインストラク
ションデコーダ（１０９）より続出し信号（１１７）が
出力されていて、内部レジスタ（１０１）から読出され
たデータはデータバス（１０６）をとおしてスタック領
域（１０７）の１番地に書込まれる。

続いてデータが書込まれる場合は、カウンタ（１１０）
はさらに＋１され、スタック領域（１０７）の２番地に
書込まれる。さらにデータが書込まれる場合は、スタッ
ク領域（１０７）の連続した番地に、順番に、書込まれ
て行く。

スタック領域（１０７）からデータを内部レジスタ（１
０１）に戻す場合は、インストラクションレジス９　（
１０８）　内へスタック領域（１０７）からの読出しを
指示する命令が書込まれ、インストラクションデコーダ
（１０９）により解読され、読出し信号（１１３）とな
りアップダウンカウンタ（１ｉｏ）へ送られる。

アップダウンカウンタ（１１０）は最初の読出し信号（
１１３）　ｋ受けたときは、このときの内容を出力する
。この出力信号はデコーダ（１１１）でデコードされス
タック領域（１０７）の読出し番地を選択する選択信号
（１１４）となる。選択信号（１１４）と読出し信号（
１１３）の論理和がとられ該当番地からの読出し信号（
１１６）となる。

また、内部レジスタ（１０１）へは同時にインストラク
ションデコーダ（１０９）より書込み信号（１１８）が
出力されていて、スタック領域（１０７）から読出され
たデータはデータバス（１０６）　ｔとおして所定の内
部レジスタ（１０１）に書込まれる。

続いてデータが読出される場合は、カウンタ（１１０）
は読出し信号（１１３）によって−１され、スタック領
域の前の番地から続出され、以下、書込み順と逆の順番
に、読出されて行く。

高速の動作を必要としない場合は、スタック領域（１０
７）がオーバーフローするのを避けるため、スタックポ
インタ（１０２）によって、外部記憶装置（２）内のス
タック領域へデータを退避させる。

この素子内のスタック領域（１０７）の使用が有効なの
は応用プログラム内で頻繁にサブルーチンを実行したり
、割込みを処理するときのデータの退避の場合である。

なお、上記実施例では、スタック領域（１０７）を素子
内部にとっ几が、素子外部に高速で読み書き可能なスタ
ック領域を設け、これとのデータの転送を他の記憶装：
遣よりも短いサイクル数で実行可能な構成とすることも
考えられる。この場合は、第２図の書込み信号（１１２
）、読出し信号（１１３）に相当する信号を外部に出力
することになる。

また、割込み時のデータ退避にスタック領域（１０７）
を使用する場合には、高速で応答する必要のある割込み
がどうかを判別する手段が必要である。全°ての割込み
に対してスタック領域（１０７）を使用しようとすれば
、このスタック領域（１０７）の容量が大きくなり過ぎ
、素子内に実現することが不可能となることがある。こ
の場合、割込み端子を別にする方法、割込みベクトルの
特定番地を高速割込みとして使用する方法などが考えら
れる。

〔発明の効果〕

以上のように、この発明によれば、スタック領域が素子
内にあることと、外部記憶装置内のスタック領域を使用
する場合のスタックポインタの内容の増減を行う必要が
なくなることによって、内部レジスタの一時退避と復帰
を高速に処理することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は＠１図に示す実施例における素子内のスタック領域に
係る動作を示すブロック図、＠３図は従来のマイクロプ
ロセッサの一例における内部レジスタの内容を一時的に
退避させる操作に係る回路を示すブロック図である。図において（１ａ）はマイクロプロセッサ、（１０１）
は内部レジスタ、　　（１０２）はスタックポインタ、
（１０３）はＡＬＵ、　　（１０４）はアドレスラッチ
、（１０５）はデータラッチ、（１０６）は内部データ
バス、（１０７）はスタック領域、　　（１０８）はイ
ンストラクションレジスタ、（１０９）はインストラク
ションデコーダ、（１１０）はアップダウンカウンタ、
（１１１）はデコーダ、Ｉ２）は外部記憶装置、（２０
１）はスタック先頭番地である。なお各図中同一符号は同一または相当する部分を示す。

Claims

【特許請求の範囲】

内部レジスタの内容を一時的に退避させる記憶領域とし
て、スタックポインタによって先頭番地情報が指示され
る外部記憶装置内のスタック領域のほかに、素子内にア
ップダウンカウンタによって番地情報が指示されるスタ
ック領域を有するマイクロプロセッサ。