JPS6233621B2 - - Google Patents
Info
- Publication number
- JPS6233621B2 JPS6233621B2 JP8557682A JP8557682A JPS6233621B2 JP S6233621 B2 JPS6233621 B2 JP S6233621B2 JP 8557682 A JP8557682 A JP 8557682A JP 8557682 A JP8557682 A JP 8557682A JP S6233621 B2 JPS6233621 B2 JP S6233621B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- microinstruction
- branch destination
- test
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 101000947164 Homo sapiens CAAX box protein 1 Proteins 0.000 description 2
- 101000699848 Homo sapiens Retrotransposon Gag-like protein 8C Proteins 0.000 description 2
- 102100029439 Retrotransposon Gag-like protein 8C Human genes 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロプログラム制御方式に関し、
特にハードウエア内の各種状態を表示する機能レ
ジスタ中に含まれる制御情報に基づいてマイクロ
命令の分岐条件の判定を行なうものにおいて、そ
の分岐先アドレスとして、現マイクロ命令のアド
レスに対し一定の相対的位置にあるアドレスを常
に割当てることにより、マイクロ命令中に分岐先
アドレスの指定領域を設ける必要をなくし、マイ
クロ命令のビツトサイズを抑制したマイクロプロ
グラム制御方式に関する。
特にハードウエア内の各種状態を表示する機能レ
ジスタ中に含まれる制御情報に基づいてマイクロ
命令の分岐条件の判定を行なうものにおいて、そ
の分岐先アドレスとして、現マイクロ命令のアド
レスに対し一定の相対的位置にあるアドレスを常
に割当てることにより、マイクロ命令中に分岐先
アドレスの指定領域を設ける必要をなくし、マイ
クロ命令のビツトサイズを抑制したマイクロプロ
グラム制御方式に関する。
技術の背景
データチヤネル等のマイクロプログラム制御に
おいては、装置内の種々の状態あるいは条件を表
示するレジスタの特定ビツトについてON／OFF
値を判定し、その結果によりマイクロプログラム
の分岐を実行しなければならない場合が多い。そ
してこのようなとき、通常、レジスタ内に“１”
が存在するか、あるいは特定のビツトパターンが
存在するかなど、複数ビツトについての同時判定
が行なわれる。しかし、このような分岐を実行す
るマイクロ命令は、その命令フイールド内に、ビ
ツト判定の基準となるテストパターンや、試験対
象レジスタを指定するソース・フイールドおよび
分岐先アドレスを設定できるようにした場合、マ
イクロ命令のビツトサイズ（幅）が長くなり、ハ
ードウエア上の負担が大きくなるという問題が起
る。
おいては、装置内の種々の状態あるいは条件を表
示するレジスタの特定ビツトについてON／OFF
値を判定し、その結果によりマイクロプログラム
の分岐を実行しなければならない場合が多い。そ
してこのようなとき、通常、レジスタ内に“１”
が存在するか、あるいは特定のビツトパターンが
存在するかなど、複数ビツトについての同時判定
が行なわれる。しかし、このような分岐を実行す
るマイクロ命令は、その命令フイールド内に、ビ
ツト判定の基準となるテストパターンや、試験対
象レジスタを指定するソース・フイールドおよび
分岐先アドレスを設定できるようにした場合、マ
イクロ命令のビツトサイズ（幅）が長くなり、ハ
ードウエア上の負担が大きくなるという問題が起
る。
発明の目的および構成
本発明は、上述した問題点を解決するため、ビ
ツト試験結果に基づく分岐機能をもつマイクロ命
令について、そのビツトサイズを短縮できる手段
を提供することを目的とするものであり、特にそ
の手段として該マイクロ命令から分岐先フイール
ドを取除き、その代り現マイクロ命令アドレスに
対して一定の距離にあるアドレスを、常に分岐先
アドレスに、割り当てるようにするものである。
ツト試験結果に基づく分岐機能をもつマイクロ命
令について、そのビツトサイズを短縮できる手段
を提供することを目的とするものであり、特にそ
の手段として該マイクロ命令から分岐先フイール
ドを取除き、その代り現マイクロ命令アドレスに
対して一定の距離にあるアドレスを、常に分岐先
アドレスに、割り当てるようにするものである。
本発明は、そのための構成として、データ処理
装置におけるマイクロプログラムを使用した制御
システムにおいて、装置内の状態あるいは制御条
件を表示するレジスタを試験して、その任意数の
ビツトをテストパターンと比較判定し、該判定結
果によりプログラムの分岐を実行するマイクロ命
令を、オペレーシヨン・コードと、上記被試験レ
ジスタに対するテストパターンと、被試験レジス
タを指定するソース・フイールドにより構成し、
上記被試験レジスタのビツトについての判定結果
により決定される２つの分岐先マイクロ命令のア
ドレスのうち、現マイクロ命令のアドレスを＋ｎ
した分岐先アドレスは通常のマイクロ命令シーケ
ンスアドレスを使用し、また現マイクロ命令のア
ドレスを＋ｍした分岐先アドレスは上記通常のマ
イクロ命令シーケンスアドレスに対して更に＋
（ｍ−ｎ）したアドレスを常時計算しておき、上
記各分岐先アドレスは選択されたとき即時に使用
可能にすることを特徴としている。
装置におけるマイクロプログラムを使用した制御
システムにおいて、装置内の状態あるいは制御条
件を表示するレジスタを試験して、その任意数の
ビツトをテストパターンと比較判定し、該判定結
果によりプログラムの分岐を実行するマイクロ命
令を、オペレーシヨン・コードと、上記被試験レ
ジスタに対するテストパターンと、被試験レジス
タを指定するソース・フイールドにより構成し、
上記被試験レジスタのビツトについての判定結果
により決定される２つの分岐先マイクロ命令のア
ドレスのうち、現マイクロ命令のアドレスを＋ｎ
した分岐先アドレスは通常のマイクロ命令シーケ
ンスアドレスを使用し、また現マイクロ命令のア
ドレスを＋ｍした分岐先アドレスは上記通常のマ
イクロ命令シーケンスアドレスに対して更に＋
（ｍ−ｎ）したアドレスを常時計算しておき、上
記各分岐先アドレスは選択されたとき即時に使用
可能にすることを特徴としている。
発明の実施例
以下に、本発明を実施例にしたがつて説明す
る。
る。
本実施例は、テスト・ビツト・オペレーシヨン
のマイクロ命令を対象として例示的に説明され
る。第１図は、このテスト・ビツト・オペレーシ
ヨン命令の構成を示している。このマイクロ命令
は、２バイトのビツトサイズをもち、４ビツトの
OPコード部と、１バイトのビツト・パターン・
フイールドと、４ビツトのソース・フイールドに
よつて構成されている。
のマイクロ命令を対象として例示的に説明され
る。第１図は、このテスト・ビツト・オペレーシ
ヨン命令の構成を示している。このマイクロ命令
は、２バイトのビツトサイズをもち、４ビツトの
OPコード部と、１バイトのビツト・パターン・
フイールドと、４ビツトのソース・フイールドに
よつて構成されている。
テスト・ビツト・オペレーシヨン命令のソー
ス・フイールドは、装置内の機能（フアンクシヨ
ン）レジスタ等の被試験バイトを指定するための
ものであり、このソース・フイールドにより指定
されたバイトの内容と、ビツト・パターン・フイ
ールドに設定される１バイトのテスト・パターン
とが比較される。比較の結果、１ビツトでも一致
がとれた場合には、〔COMP OK〕のフラグビツ
トをONにする。
ス・フイールドは、装置内の機能（フアンクシヨ
ン）レジスタ等の被試験バイトを指定するための
ものであり、このソース・フイールドにより指定
されたバイトの内容と、ビツト・パターン・フイ
ールドに設定される１バイトのテスト・パターン
とが比較される。比較の結果、１ビツトでも一致
がとれた場合には、〔COMP OK〕のフラグビツ
トをONにする。
次に実行すべきマイクロ命令のアドレスは、第
２図に示すように、現テスト・ビツト・オペレー
シヨン命令のアドレスをＮ番地としたとき、上記
〔COMP OK〕フラグビツトがONになつていれば
Ｎ＋２番地となり、また〔COMP ON〕フラグビ
ツトがOFFのままであればＮ＋１番地となる。
このように、それぞれの条件にしたがつて分岐
し、分岐先アドレスのマイクロ命令を実行する。
２図に示すように、現テスト・ビツト・オペレー
シヨン命令のアドレスをＮ番地としたとき、上記
〔COMP OK〕フラグビツトがONになつていれば
Ｎ＋２番地となり、また〔COMP ON〕フラグビ
ツトがOFFのままであればＮ＋１番地となる。
このように、それぞれの条件にしたがつて分岐
し、分岐先アドレスのマイクロ命令を実行する。
通常、各マイクロ命令の次のアドレス、すなわ
ちＮ＋１番地は、逐次計算されて、メモリアドレ
ス・レジスタMARに格納されている。本実施例
では、更にＮ＋２番地のアドレスも逐次計算して
即使用できる状態にしておくことにより、マイク
ロ命令フイールド中に分岐先アドレスをもたない
にもかかわらず、高速にマイクロ命令を実行処理
することが可能となつている。
ちＮ＋１番地は、逐次計算されて、メモリアドレ
ス・レジスタMARに格納されている。本実施例
では、更にＮ＋２番地のアドレスも逐次計算して
即使用できる状態にしておくことにより、マイク
ロ命令フイールド中に分岐先アドレスをもたない
にもかかわらず、高速にマイクロ命令を実行処理
することが可能となつている。
第３図は、本実施例回路の構成図であり、第４
図イ，ロはその動作タイミングを示す説明図であ
る。
図イ，ロはその動作タイミングを示す説明図であ
る。
第３図において、１はマイクロ命令レジスタ、
２は被試験データが格納されている機能レジスタ
群、３は比較器、４はインバータ、５は制御メモ
リ、６は切替え回路、７は順次アドレス発生用加
算器、８はマイクロアドレス・レジスタMAR、
９は分岐先アドレス発生用加算器を示す。
２は被試験データが格納されている機能レジスタ
群、３は比較器、４はインバータ、５は制御メモ
リ、６は切替え回路、７は順次アドレス発生用加
算器、８はマイクロアドレス・レジスタMAR、
９は分岐先アドレス発生用加算器を示す。
マイクロ命令レジスタ１には、前述したテス
ト・ビツト・オペレーシヨン命令が格納されてい
る。そのソース・フイールドの内容は、機能レジ
スタ群２中の特定バイトを選択するために使用さ
れる。選択されたバイトの被試験データは、該マ
イクロ命令の１バイトのテスト・パターンと、比
較器３において比較される。
ト・ビツト・オペレーシヨン命令が格納されてい
る。そのソース・フイールドの内容は、機能レジ
スタ群２中の特定バイトを選択するために使用さ
れる。選択されたバイトの被試験データは、該マ
イクロ命令の１バイトのテスト・パターンと、比
較器３において比較される。
比較器３は、被試験データとテストパターンと
を対応するビツト毎に比較し、少くとも１ビツト
一致が得られたときは、〔COMP OK〕＝１を出
力する。〔COMP OK〕信号およびインバータ４
により反転された〔＊COMP OK〕信号は、切
替え回路６に、切替え制御信号として与えられ
る。
を対応するビツト毎に比較し、少くとも１ビツト
一致が得られたときは、〔COMP OK〕＝１を出
力する。〔COMP OK〕信号およびインバータ４
により反転された〔＊COMP OK〕信号は、切
替え回路６に、切替え制御信号として与えられ
る。
切替え回路６は、２個のANDゲートと１個の
ORゲートにより構成されており、〔COMP OK〕
＝１したがつて〔＊COMP OK〕＝０のときには
MAR8のアドレス出力を選択し、また〔COMP
OK）＝０したがつて〔＊COMP OK〕＝１のとき
には、分岐先アドレス発生用加算器９からのアド
レス出力を選択する。
ORゲートにより構成されており、〔COMP OK〕
＝１したがつて〔＊COMP OK〕＝０のときには
MAR8のアドレス出力を選択し、また〔COMP
OK）＝０したがつて〔＊COMP OK〕＝１のとき
には、分岐先アドレス発生用加算器９からのアド
レス出力を選択する。
切替え回路６から出力されるアドレスは、制御
メモリ５に与えられ、そのアドレスにあるマイク
ロ命令が、マイクロ命令レジスタ１に読み出され
る。
メモリ５に与えられ、そのアドレスにあるマイク
ロ命令が、マイクロ命令レジスタ１に読み出され
る。
順次アドレス発生用加算器７は、切替え回路６
から出力される現アドレスに＋１して、〔現アド
レスの＋１〕の順次のアドレスを発生し、MAR
８に格納する。
から出力される現アドレスに＋１して、〔現アド
レスの＋１〕の順次のアドレスを発生し、MAR
８に格納する。
分岐先アドレス発生用加算器９は、加算器７に
より演算された現アドレスに＋１したアドレスに
更に＋１して、分岐条件の判定結果に応じて直ち
に分岐先アドレス〔現アドレス＋２〕を供給でき
るように、常に準備している。
より演算された現アドレスに＋１したアドレスに
更に＋１して、分岐条件の判定結果に応じて直ち
に分岐先アドレス〔現アドレス＋２〕を供給でき
るように、常に準備している。
次に第４図イ，ロにしたがつて、第３図の実施
例回路の動作例を説明する。図中、はMAR８
に格納されるマイクロ命令のアドレスのシーケン
ス、は制御メモリ５に供給されるマイクロ命令
アドレスのシーケンス、は分岐先アドレス発生
用加算器により発生される分岐先アドレスのシー
ケンス、はマイクロ命令レジスタ１に設定され
ている実行マイクロ命令、は比較器３から出力
される〔COMP OK〕信号を示している。
例回路の動作例を説明する。図中、はMAR８
に格納されるマイクロ命令のアドレスのシーケン
ス、は制御メモリ５に供給されるマイクロ命令
アドレスのシーケンス、は分岐先アドレス発生
用加算器により発生される分岐先アドレスのシー
ケンス、はマイクロ命令レジスタ１に設定され
ている実行マイクロ命令、は比較器３から出力
される〔COMP OK〕信号を示している。
第４図イは、テスト・ビツト・オペレーシヨン
命令の実行で、〔COMP OK〕＝１（ON）となつ
た場合のタイムチヤートを示している。制御メモ
リ５のアドレスＮ番地にはテスト・ビツト・オペ
レーシヨン命令が格納されており、このマイクロ
命令が実行されたとき、のアドレスはＮ＋１、
のアドレスはＮ＋２となつており、それぞれ切
替え回路６の入力に加えられている。ここで、テ
スト・ビツト・オペレーシヨンの結果は〔COMP
OK〕＝１であるから、切替え回路は、の分岐
先アドレスＮ＋２を選択して制御メモリ５に供給
する。このため、次に実行すべきマイクロ命令と
して、制御メモリ５からＮ＋２番地のマイクロ命
令が読み出され、マイクロ命令レジスタ１に設定
される。このとき、順次アドレス発生用加算器７
にはＮ＋２が入力され、のMARアドレスはＮ
＋３、の分岐先アドレスはＮ＋４となる。以
後、再び分岐命令が現われるまで、の制御メモ
リアドレスは、Ｎ＋３，Ｎ＋４，……のシーケン
スで進められる。
命令の実行で、〔COMP OK〕＝１（ON）となつ
た場合のタイムチヤートを示している。制御メモ
リ５のアドレスＮ番地にはテスト・ビツト・オペ
レーシヨン命令が格納されており、このマイクロ
命令が実行されたとき、のアドレスはＮ＋１、
のアドレスはＮ＋２となつており、それぞれ切
替え回路６の入力に加えられている。ここで、テ
スト・ビツト・オペレーシヨンの結果は〔COMP
OK〕＝１であるから、切替え回路は、の分岐
先アドレスＮ＋２を選択して制御メモリ５に供給
する。このため、次に実行すべきマイクロ命令と
して、制御メモリ５からＮ＋２番地のマイクロ命
令が読み出され、マイクロ命令レジスタ１に設定
される。このとき、順次アドレス発生用加算器７
にはＮ＋２が入力され、のMARアドレスはＮ
＋３、の分岐先アドレスはＮ＋４となる。以
後、再び分岐命令が現われるまで、の制御メモ
リアドレスは、Ｎ＋３，Ｎ＋４，……のシーケン
スで進められる。
第４図ロは、Ｎ番地のテスト・ビツト・オペレ
ーシヨン命令の実行で、〔COMP OK〕＝０
（OFF）となつた場合のタイムチヤートを示して
いる。この場合、テスト・ビツト・オペレーシヨ
ン命令の実行により、切替え回路６はのMAR
アドレスＮ＋１を選択するため、次に実行すべき
マイクロ命令は、制御メモリ５のＮ＋１番地から
読み出され、マイクロ命令レジスタ１に設定され
る。以後の制御メモリに対するアドレスは、Ｎ＋
２，Ｎ＋３，……のシーケンスで進められる。
ーシヨン命令の実行で、〔COMP OK〕＝０
（OFF）となつた場合のタイムチヤートを示して
いる。この場合、テスト・ビツト・オペレーシヨ
ン命令の実行により、切替え回路６はのMAR
アドレスＮ＋１を選択するため、次に実行すべき
マイクロ命令は、制御メモリ５のＮ＋１番地から
読み出され、マイクロ命令レジスタ１に設定され
る。以後の制御メモリに対するアドレスは、Ｎ＋
２，Ｎ＋３，……のシーケンスで進められる。
なお、本動作例では、イ，ロいずれの場合も、
Ｎ＋２以後のシーケンスは同じにされているが、
無条件分岐のマイクロ命令を使用すれば、他の異
なる任意のアドレスに分岐することができる。
Ｎ＋２以後のシーケンスは同じにされているが、
無条件分岐のマイクロ命令を使用すれば、他の異
なる任意のアドレスに分岐することができる。
発明の効果
以上述べたように、本発明によれば、マイクロ
命令のビツトサイズを大きくすることなしにビツ
トテストおよび分岐を実行することができ、かつ
分岐先アドレスを常時計算しておくことにより、
処理速度の低下を避けることができる。
命令のビツトサイズを大きくすることなしにビツ
トテストおよび分岐を実行することができ、かつ
分岐先アドレスを常時計算しておくことにより、
処理速度の低下を避けることができる。
第１図は実施例において使用されるテスト・ビ
ツト・オペレーシヨン命令の構成図、第２図は本
実施例におけるテスト・ビツト・オペレーシヨン
命令の分岐先アドレスの説明図、第３図は本実施
例システムの構成図、第４図イ，ロは第３図に示
した実施例システムのタイミング・チヤートであ
る。 図中、１はマイクロ命令レジスタ、２は被試験
データが格納されている機能レジスタ群、３は比
較器、４はインバータ、５は制御メモリ、６は切
替え回路、７は順次アドレス発生用加算器、８は
マイクロアドレス・レジスタMAR、９は分岐先
アドレス発生用加算器を示す。
ツト・オペレーシヨン命令の構成図、第２図は本
実施例におけるテスト・ビツト・オペレーシヨン
命令の分岐先アドレスの説明図、第３図は本実施
例システムの構成図、第４図イ，ロは第３図に示
した実施例システムのタイミング・チヤートであ
る。 図中、１はマイクロ命令レジスタ、２は被試験
データが格納されている機能レジスタ群、３は比
較器、４はインバータ、５は制御メモリ、６は切
替え回路、７は順次アドレス発生用加算器、８は
マイクロアドレス・レジスタMAR、９は分岐先
アドレス発生用加算器を示す。
Claims (1)
- １ データ処理装置におけるマイクロプログラム
を使用した制御システムにおいて、装置内の状態
あるいは制御条件を表示するレジスタを試験し
て、その任意数のビツトをテストパターンと比較
判定し、該判定結果によりプログラムの分岐を実
行するマイクロ命令を、オペレーシヨン・コード
と、上記被試験レジスタに対するテストパターン
と、被試験レジスタを指定するソース・フイール
ドにより構成し、上記被試験レジスタのビツトに
ついての判定結果により決定される２つの分岐先
マイクロ命令のアドレスのうち、現マイクロ命令
のアドレスを＋ｎした分岐先アドレスは通常のマ
イクロ命令シーケンスアドレスを使用し、また現
マイクロ命令のアドレスを＋ｍした分岐先アドレ
スは上記通常のマイクロ命令シーケンスアドレス
に対して更に＋（ｍ−ｎ）したアドレスを常時計
算しておき、上記各分岐先アドレスは選択された
とき即時に使用可能にすることを特徴とするマイ
クロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8557682A JPS58201148A (ja) | 1982-05-20 | 1982-05-20 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8557682A JPS58201148A (ja) | 1982-05-20 | 1982-05-20 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201148A JPS58201148A (ja) | 1983-11-22 |
| JPS6233621B2 true JPS6233621B2 (ja) | 1987-07-22 |
Family
ID=13862634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8557682A Granted JPS58201148A (ja) | 1982-05-20 | 1982-05-20 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201148A (ja) |
-
1982
- 1982-05-20 JP JP8557682A patent/JPS58201148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201148A (ja) | 1983-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4179731A (en) | Microprogrammed control system | |
| US3931505A (en) | Program controlled data processor | |
| KR100875377B1 (ko) | 처리 시스템에서 스택 팝 및 푸쉬 동작들을 수행하는 장치 및 방법 | |
| US4446517A (en) | Microprogram memory with page addressing and address decode in memory | |
| US4370729A (en) | Microprogram sequencer | |
| JPS61170828A (ja) | マイクロプログラム制御装置 | |
| KR930002930A (ko) | 고속 병렬 마이크로코드 프로그램 제어기 | |
| US4070703A (en) | Control store organization in a microprogrammed data processing system | |
| JPH0332818B2 (ja) | ||
| JPH01310441A (ja) | データ処理装置 | |
| US5124910A (en) | Microprogram control apparatus for generating a branch condition signal to be designated by a micro-branch instruction | |
| JPS5938677B2 (ja) | 制御ワ−ド転送制御装置 | |
| EP0164418B1 (en) | Microprogram control system | |
| SU615538A1 (ru) | Устройство дл выбора информации из блока пам ти | |
| JPS6233621B2 (ja) | ||
| US4812989A (en) | Method for executing machine language instructions | |
| KR880000994B1 (ko) | 마이크로 프로그램 제어방식 | |
| JPH033037A (ja) | マイクロプログラム制御方式 | |
| JPS58186844A (ja) | マイクロプログラム制御装置 | |
| JPH0644066A (ja) | 情報処理装置 | |
| JPS6250855B2 (ja) | ||
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPS58195255A (ja) | デ−タ処理装置 | |
| JPH0625966B2 (ja) | マイクロプログラム制御装置 | |
| JPH0290324A (ja) | マイクロプログラム制御装置 |