JP2730127B2

JP2730127B2 - マイクロプロセッサ

Info

Publication number: JP2730127B2
Application number: JP1024865A
Authority: JP
Inventors: 昌弘楠田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1998-03-25
Anticipated expiration: 2013-03-25
Also published as: JPH02205925A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロプログラム制御方式のマイクロプロ
セッサに於けるマイクロプログラム・エントリー・アド
レス生成回路に関し、特にマイクロプログラムROMの効
率的利用技術に関する。

〔従来の技術〕

従来、マイクロプログラム制御方式のマイクロプロセ
ッサは、命令のコードのすべてまたはオペレーション記
述フィールドのみ、またはオペレーション記述フィール
ドとアドレシング記述フィールドの両方をマイクロプロ
グラム・エントリー・アドレスとしていた。

その例としては、第８図のようにマイクロプログラム
が格納されているROM（以降マイクロROMと称す）に入力
するマイクロプログラム・エントリー・アドレスを最大マイクロプログラム・ステップ数 ≦２のＮ乗となる最小のＮを設定し（以降本発明では使用する信号
Ｎは、特に指定のない限り前記設定のＮとする）、Ｎだ
け命令コードをMSB側にシフトすることによりマッピン
グする方法がある。

従来技術についてさらに、そのマイクロプロセッサ内
の命令デコーダと命令実行部中のマイクロプログラムRO
M及びその制御回路に関するブロック図である第10図と
従来技術を実施した際のマイクロプログラムのマッピン
グ状況を示した第11図を参照して詳しく説明する。な
お、本明細書全般にわたり命令コードは第９図に示すよ
うに、オペレーション記述フィールド７ビット、アドレ
シング・モード記述フィールド２ビット以上、必要に応
じて即値データを数バイト持つものとする。

命令デコード部101は、命令中のオペレーション記述
フィールドを切出し命令実行部に通知するためのマイク
ロプログラム・エントリー・ベクタ・ラッチ102,前記命
令中の即値データ209を切出し格納する即値データ・レ
ジスタ103,デコード・シーケンス／実効アドレス計算指
定／オペランド指定等各種デコード制御情報208を生成
するためのデコーダを含むデコード制御部104,命令デコ
ードの完了を命令実効部に通知するデコード・シーケン
ス制御部105からなる。

命令コードは、デコードの過程あるいは前工程でデコ
ードしやすいようにオペレーション記述フィールド202,
アドレシング・モード記述フィールド204,即値データま
たはアドレス変位203に分割するのが一般的であり、本
例ではデコードの前工程に於いて前記各フィールドがす
でに分割されているものとして説明する。

また、命令レディー信号206は前記各命令フィールド
が揃ったことを示し、デコード・シーケンス制御部105
に入力され、デコード・シーケンス起動信号となる。

デコード・シーケンス制御部105の出力であるデコー
ド完了信号207は、命令実行制御部301に対しマイクロプ
ログラム・エントリー・ベクタ・ラッチ102の出力であ
るマイクロプログラム・エントリー・ベクタ205,即値デ
ータ・ラッチ103の出力である即値データ209等命令実行
に必要な各種情報が揃ったことを示す。

命令デコード部の動作について、命令デコード部101
と命令実行制御部301の動作タイミング図である第12図
を参照して説明する。なお命令デコード部101及び命令
実行制御部301はその基本動作クロックをアクティブ・
レベル（ここでは、ハイ・レベル）が互に重ならない二
相クロックφ1,φ２を使用しているものとする。

命令デコード部101は、２クロック・サイクルを動作
単位とし、オペレーション記述フィールド202,アドレシ
ング・モード記述フィールド204,即値データまたはアド
レス変位203はφ２の始め（以降、φ２同期と称す）に
有効となりその半クロック後のφ１始め（以降、φ１同
期と称す）にその有効信号である命令レディー信号206
がアクティブになる。前記命令レディー信号206がアク
ティブになるとデコード制御部104の出力であるデコー
ド制御情報208をアクティブにし、命令レディー信号206
の１クロック後のφ１同期でオペレーション記述フィー
ルド202をマイクロプログラム・エントリー・ベクタ・
ラッチ102にラッチする。デコード情報208は、一般にペ
ランドの実効アドレス計算の指定やデコード・シーケン
ス制御に使用されるが、ここでは主題から逸れるので詳
細については触れないことにする。

また、命令レディーから２クロック後のφ１同期でデ
コード完了信号207をセットすることにより以下で述べ
る命令実行制御部301にデコード済みの命令が準備出来
ている旨を示す。

命令実行制御部301は、命令実行シーケンス制御部30
2,マイクロプログラムROM303,マイクロプログラム・ア
ドレス・ラッチ304,マイクロプログラム・アドレス・マ
ルチプレクサ305,マイクロプログラム・エントリー・ア
ドレス・シフタ306,マイクロプログラム・アドレス・イ
ンクリメンタ307,マイクロプログラムROMデータ・ラッ
チ308から構成される。

命令実行シーケンス制御部302は、命令実行制御部301
の実行シーケンスの状態遷移をつかさどる。本例では説
明を簡単化するために命令実行状態を、命令実行部が命
令デコード部のデコード終了を待っている状態（以降、
デコード済み命令待ち状態と称す）と命令実行状態の二
つに限定し、前記二つの状態を遷移する過程を示した状
態遷移図である第13図を用いて説明する。

命令実行シーケンス制御部302は、デコード済み命令
待ち状態に於いてマイクロプログラム・アドレス・マル
チプレクサ305の出力であるネクスト・マイクロプログ
ラム・アドレス403にマイクロプログラム・エントリー
・アドレス401を選択するようマイクロプログラム・エ
ントリー・アドレス選択信号406をイネーブル，インク
リメント・マイクロプログラム・アドレス405を選択禁
止にするようインクリメント・マイクロプログラム・ア
ドレス選択信号407をディスエーブルにし、マイクロプログラム・アドレス・アラッチ304には前
記動作によりマイクロプログラム・アドレス・マルチプ
レクサ305を通過したマイクロプログラム・エントリー
・アドレス401の値を出力マイクロプログラム・アドレ
ス404とする（以降、ラッチの入力をそのまま出力とす
るような動作をラッチをスルー状態にすると称す）よう
マイクロプログラム・アドレス・ラッチ・ストローブ信
号408を与える。

ここで、従来例の特徴であるマイクロプログラム・エ
ントリー・アドレス401の合成方法は、マイクロプログ
ラム・エントリー・アドレス・シフタ306により命令デ
コード部101で生成されたマイクロプログラム・エント
リー・ベクタ205のLSB側にＮビットのゼロ402を付加す
ることを特徴としている。

また、前記デコード済み命令待ち状態に於いて、マイ
クロプログラム・ROM303の出力をラッチ及びマスクする
マイクロプログラムROMデータ・ラッチ308の出力をすべ
て不活性状態（以降、インアクティブと称す）にするた
めマイクロプログラムROMデータ・マスク制御信号415を
イネーブルにすると共にマイクロプログラムROMデータ
・ラッチ308をスルー状態にするようマイクロプログラ
ムROMデータ・ラッチ・ストローブ信号409をイネーブル
にしておく。

次に、前記デコード済み命令待ち状態から命令実行状
態への遷移動作について説明する。命令デコード部101
で命令のデコードが完了するとデコード完了信号207が
クロックの立上がりでアクティブとなる。

命令実行シーケンス制御部302はデコード済み命令待
ち状態のみデコード完了信号207をサンプリングし、前
記デコード完了信号207がアクティブになるとその１ク
ロック後にネクスト・マイクロプログラム・アドレス40
3にインクリメント・マイクロプログラム・アドレス403
を出力するようにマイクロプログラム・アドレス・マル
チプレクサ305に対してマイクロプログラム・エントリ
ー・アドレス選択信号406をインアクティブに、インク
リメント・マイクロプログラム・アドレス407をアクテ
ィブにすると同時に、マイクロプログラムROMデータ・
ラッチ308の出力のマスクを解除するためマイクロプロ
グラムROMデータ・マスク制御信号415をインアクティブ
にする。

前記の通りマイクロプログラムROMデータ・マスク制
御信号415をインアクティブにすると、マイクロプログ
ラムROMにコーディングされているマイクロ制御情報414
がその制御対象となっている各回路に活性的に伝達され
る。

マイクロプログラム・アドレス・ラッチ304は、更に
１クロック以降順次マイクロプログラム・アドレス・マ
ルチプレクサ305を介してネクスト・マイクロプログラ
ム・アドレス403に出力されるインクリメント・マイク
ロプログラム・アドレス407をラッチし、マイクロプロ
グラム・アドレスマイクロプログラム・アドレス404は
デコード完了信号207ガアクティブになった時点のマイ
クロプログラム・エントリー・アドレス401の値を先頭
とし順次インクリメントされていく。

マイクロプログラム処理が終了するとその時点でデコ
ード完了信号207がアクティブでないかぎりマイクロ制
御情報414は再びインアクティブとする必要があるため
マイクロプログラムROMデータ・マスク制御信号415をア
クティブにするが、前記マイクロプログラム処理の終了
時点でデコード完了信号207がアクティブの場合にはマ
イクロプログラムROMデータ・マスク制御信号415をイン
アクティブにし前記マイクロプログラム処理につづく命
令の実行を開始する。

一命令に対するマイクロプログラム処理の終了は、マ
イクロ制御情報414の一つであるマイクロプログラム・
ステップ終了信号410により命令実行シーケンス制御部3
02に通知される。

また、マイクロプログラム・ステップ進行にオペラン
ド待ち等の待合わせが必要な場合には、マイクロ制御情
報414の一部であるマイクロ待ち合わせ条件411に必要な
条件を出力し、命令実行シーケンス制御部302に於いて
前記マイクロ待ち合わせ条件411とその条件成立の判定
対象であるマイクロ待ち合わせ対象信号412を入力し条
件成立判定を行なう。

前記マイクロ待ち合わせ条件判定によりマイクロプロ
グラム処理に待ち合わせの必要が生じた場合にはマイク
ロプログラム・アドレス・ラッチ304及びマイクロプロ
グラムROMデータ・ラッチ308をデータ保持状態にするた
めに、それぞれマイクロプログラム・アドレス・ラッチ
・ストローブ408及びマイクロプログラムROMデータ・ラ
ッチ・ストローブ信号409をディスエーブルにする。

尚、本従来例で説明した主要な制御部であるデコード
制御部の詳細なブロック図を第14図に、命令実行シーケ
ンス制御部の詳細なブロック図に第15図を参照として示
す。

上述した構成の命令デコード部及び命令実行部を有す
るマイクロプロセッサに於いて、各命令処理用のマイク
ロプログラムは、回路的に２のＮ乗マイクロ・ステップ
間隔にマイクロプログラムROM303内に格納する必要があ
り、その際のマイクロプログラム・マッピングは第11図
のようになる。

ここで、一般的に各命令毎に必要なマイクロプログラ
ム・ステップ数は異なっているため第11図の斜線部に示
すようにマイクロプログラムROMに空きが生じる。

第18図は加算命令とテスト・アンド・セット命令を有
するマイクロプロセッサに於けるマイクロプログラムを
前記従来例のマイクロプログラムROM303に格納した例
で、そのマイクロプログラム例を第図に示す。

第11図中の（ａ）はレジスタr1とr2間の加算命令で加
算結果はr2に格納され第18図のマイクロプログラム
（ａ）により２行で記述できるのに対し、（ｂ）はプロ
セッサ間同期に使用されるセマフォのテスト・アドレス
・セット命令で（１）外部バスをロックし、（２）セマフォであるメモリ・オペランドを読み込み（３）前記メモリ・オペランドがFF₍₁₆₎かどうかをチェ
ックしその結果を条件フラグに反映させると共に（４）前記メモリ・オペランドがFF₍₁₆₎に書き込み（５）外部パスのロックを解除する処理を行ない第18図の（ｂ）により６行で記述され、こ
の二命令のみを考えた場合にＮは３以上でなければなら
ず、Ｎ＝３の場合（ａ）のレジスタ間加算命令では６マ
イクロプログラム・ステップ、（ｂ）のテスト・アンド
・セット命令では２マイクロプログラム・ステップの冗
長が生じる。

尚、上述した従来例のALU及びレジスタ・メモリ・オ
ペランドの関係を第17図に参考として示す。

また、マイクロプログラム変更により、例えば（ｂ）
のテスト・アンド・セット命令のマイクロプログラム・
ステップ数を６から10に変更する場合Ｎを３から４に拡
張する必要があり、そのときのマイクロプログラム・マ
ッピングに於ける空き領域は第16図に示すように20ステ
ップとなり、第11図の場合の８より12ステップ増えるこ
とになる。

〔発明が解決しようとする課題〕

上述した従来のマイクロプログラム・エントリー・ア
ドレス生成回路では、最大のマイクロプログラムROM領
域を必要とする命令に依存して命令コードをシフトしマ
イクロプログラム・エントリー・アドレスに割り当てる
必要があったので、各命令に対し割当てられるマイクロ
プログラム領域の大きさは一意に決められ、その最大値
として式で与えられるマイクロプログラム・ステップ数に当るマ
イクロプログラムROMが回路の冗長となり、マイクロプ
ロセッサのチップサイズの縮小化を妨げる要因の一つと
なっていた。

また、上述の従来例最後に説明したように、ある命令
のマイクロプログラムが設計当初に設定したＮで与えら
れる２のＮ乗ステップを越えるプログラム追加が必要な
場合、マイクロプログラムROM自体の大幅変更が必要と
なり、回路の冗長が更に増加することになる。

〔課題を解決するための手段〕

本発明によるマイクロプロセッサは、命令コード中の
オペレーション記述フィールドを入力とし、前記命令オ
ペレーションに対応したマイクロプログラム・エントリ
ー・アドレスを出力とするようコーディングされたPLA
または、命令コード中のオペレーション記述フィールドに加え
アドレシング・モード記述フィールドを入力とし、前記
命令オペレーションに対応したマイクロプログラム・エ
ントリー・アドレスを出力とするようコーディングされ
たPLAまたは、命令コード中のオペレーション記述フィールド及びダ
ドレシング・モード記述フィールドを各々独立にグルー
プ化するためのデコーダに入力し、そのデコーダ出力を
入力とし前記命令に対応したマイクロプログラム・エン
トリー・アドレスを出力とするようコーディングされた
PLAを内蔵する。

かくして、命令オペレーション記述フィールドおよび
アドレシング記述フィールドを一段または二段構成のPL
Aへの入力にすることにより、最適なマイクロプログラ
ム・エントリー・アドレスを前記PLAによりデコード生
成している。

〔実施例〕

次に、本発明について図面を用いて説明する。

第１図は第１の参考例のブロック図である。

命令デコード部101には、上述した従来のマイクロプ
ログラム制御方式のマイクロプロセッサに対し、命令の
オペレイション記述フィールド202をデコードし前記オ
ペレーションに対応したマイクロプログラム・エントリ
ー・アドレスを出力するようコーディングされたマイク
ロプログラム・エントリー・アドレス生成PLA110が追加
されており、命令実行制御部301からはマイクロプログ
ラム・エントリー・ベクタをＮビットMSB側にシフトす
るためのマイクロプログラム・エントリー・アドレス・
シフタ306を削除している。これに付随して、マイクロ
プログラム・エントリー・アドレス401は命令デコード
部101から命令実行制御部301へ供給され、マイクロプロ
グラム・エントリー・ベクタ・ラッチ102はマイクロプ
ログラム・エントリー・アドレス・ラッチ111に置き換
えられている。

前記マイクロプログラム・エントリー・アドレス生成
PLA110の出力はマイクロプログラム・エントリー・アド
レス・ラッチ111に前記従来例で示したタイミングと同
じタイミングでラッチすることができ、またその場合の
各命令に対応したマイクロプログラム・エントリー・ア
ドレスは前記マイクロプログラム・エントリー・アドレ
ス生成PLA110により自由に設定できるため各マイクロプ
ログラム間の空き領域を削除できる。

上述した従来技術例と同じ命令を有するマイクロプロ
グラム制御方式のマイクロプロセッサに於いて、上記従
来例によりレジスタ間加算命令とテスト・アンド・セッ
ト命令のマイクロプログラムを連続して8₍₁₆₎番地及びA
₍₁₆₎番地にマッピングした状況を第３図に、またその場
合のマイクロプログラム・エントリー・アドレス生成PL
A110のパタン例を第２図に示す。なお、ここで前記命令
のオペコードをそれぞれ“0000000₍₂₎",“0100001₍₂₎”
とする。

第４図は第２の参考例のマイクロプログラム制御方式
のマイクロプロセッサの命令デコード部のブロック図で
あり、命令実行制御部301は第１の参考例と同じであ
る。

上記第１の参考例で示したマイクロプロセッサの命令
に加え、通常同一命令であってもアドレシング・モード
によってマイクロプログラムを別々に準備する必要のあ
る命令も考えられる。

ここで、前記命令の例として、スタックへのデータ・
プッシュを行う命令“PUSH"に関し、特にそのアドレシ
ング・モードがレジスタ又は即値データ又はメモリ・オ
ペランドであるときについて説明する。

本参考例では、マイクロプログラム・エントリー・ア
ドレス生成に於いて、アドレシング・モードもマイクロ
プログラム・エントリー・アドレス決定の一要素となる
ため第１の参考例で述べたマイクロプログラム・エント
リー・アドレス生成PLA110の入力にオペレーション記述
フィールド202に加えアドレシング・モード記述フィー
ルド204を入力する。

第19図（ａ）には“PUSHレジスタ”の、第19図（ｂ）
には、“PUSH即値データ”の、第19図（ｃ）には、“PU
SHメモリ・オペランド”のマイクロプログラム例を示
し、本発明の主旨にのっとり前記命令を連続したマイク
ロプログラム・アドレスにマッピングした状況を第６図
に、またその際にマイクロプログラム・エントリー・ア
ドレス生成PLA110のパタン例を第５図に示す。

ここで、PUSHの命令コード“0010000₍₂₎”とし、アド
レシング・モード記述フィールドは２ビットであり、コ
ード“00₍₂₎”はレジスタ・オペランドを、コード“01
₍₂₎”は即値データを、その他のコードはメモリ・オペ
ランドを指定することとする。

第７図は本発明の実施例であるマイクロプログラム制
御方式のマイクロプロセッサの命令デコード部のブロッ
ク図であり、命令実行制御部301は第１の参考例と同じ
である。

上述した第２の参考例の場合、アドレシング・モード
は、レジスタ，即値データ，メモリ・オペランドの３種
類に分類できる。また、メモリ・オペランドを指定する
アドレシング・モードは実施例２で示した２つより多い
場合があり、アドレシング・モード記述フィールドのビ
ット数は３以上になる。PLAの入力が多くなる場合これ
も回路量を増やす要因となるため、本実施例ではアドレ
シング・モードを前記３種類に分類エンコードすること
により３種類以上であるメモリ・オペランドを含むアド
レシング・モードを指定するビット数を２ビットにする
ことを実現している。

第７図中、オペレーション記述フィールド・プリデコ
ーダ112は、オペレーション記述フィールド202がどの様
な命令であるかを先行デコードし、オペレーション記述
フィールド202からデータ・サイズ等マイクロプログラ
ムの記述に無関係な要素を取除きマイクロプログラム・
エントリー・アドレス生成PLA110の入力信号数を消滅す
るのに用いられ（以降、前記入力信号をオペレーション
・タイプ情報211と称す）、同図中アドレシング・モー
ド記述フィールド204を入力とするデコード制御部104に
よりアドレシング・モードをレジスタ，即値データ，メ
モリの３種類に分類し２ビットの情報にエンコードする
（前記エンコードの結果得られた信号をアドレシング・
タイプ情報210と称す）。

マイクロプログラム・エントリー・アドレス生成PLA1
10は、前記のごとくエンコードされた、オペレーション
・タイプ情報211とアドレシング・タイプ情報210をデコ
ード入力とすることにより、アドレシング・モードの増
加に対し回路規模を増やすことなくマイクロプログラム
・エントリー・アドレス401を生成することができる。

〔発明の効果〕

以上説明したように本発明は、命令コードの必要な部分を入力とするPLAの出力をマ
イクロプログラム・エントリー・アドレスとし、前記マ
イクロプログラム・エントリー・アドレスをマイクロプ
ログラムROMに空き領域が少なくなるよう最適化し、前
記PLAをコーディングすることによりマイクロプログラ
ムROMに冗長なステップを削減することができ、マイク
ロプロセッサのチップサイズの縮小化に効果が上がる。

また、マイクロプログラム・エントリー・アドレス生
成にPLAを用いることにより、従来例でも述べたような
一命令のマイクロプログラム・ステップ数がマイクロプ
ログラム・コーディング変更により設計当初設定してい
た最大マイクロプログラム・ステップ数を包含する最小
の２のべき乗数Ｎを越えた場合でも、容易に対処できる
柔軟性がある。

【図面の簡単な説明】

第１図は第１の参考例のブロック図、第２図は前記第１
図中のマイクロプログラム・エントリー・アドレス生成
PLAのパタンの一例図、第３図は第１の参考例のマイク
ロプログラム・マッピング図、第４図は第２の参考例の
命令デコード部のブロック図、第５図は第２の参考例及
び実施例のマイクロプログラム・エントリー・アドレス
生成PLAのパタン図、第６図は第２の参考例及び実施例
のマイクロプログラム・マッピング図、第７図は実施例
の命令デコード部のブロック図、第８図は従来技術のブ
ロック図、第９図は本願の明細書全般で用いられる命令
コード仕様を示したビット・マップ、第10図は従来技術
の命令デコード部及び命令実行制御部のブロック図、第
11図はそのマイクロプログラム・マッピング図、第12図
は従来例及び本発明の第１および第２の参考例の動作タ
イミング図、第13図は従来例及び第１と第２の参考例及
び実施例の命令実行制御部の状態遷移図、第14図及び第
15図はそれぞれ、命令デコード部内のデコード・シーケ
ンス制御部及び命令実行制御部内の命令実行シーケンス
制御部の回路図、第16図は、従来例に於いてＮ＝３とし
たときのマイクロプログラム・マッピング状況を示した
図、第17図は、従来例及び第１と第２の参考例及び実施
例で説明に用いたマイクロプロセッサの命令実行時の演
算部のブロック図、第18図（ａ），（ｂ）及び第19図
（ａ），（ｂ），（ｃ）は本発明の説明に用いた命令に
各々対応したマイクロプログラム図である。 101……命令デコード部、102……マイクロプログラム・
エントリー・ベクタ・ラッチ、103……即値データ・レ
ジスタ、104……デコード制御部、105……デコード・シ
ーケンス制御部、110……マイクロプログラム・エント
リー・アドレス生成PLA、111……マイクロプログラム・
エントリー・アドレス・ラッチ、112……オペレーショ
ン記述フィールド・プリデコーダ、202……オペレーシ
ョン記述フィールド、203……即値データまたはアドレ
ス変位、204……アドレシング・モード記述フィール
ド、205……マイクロプログラム・エントリー・ベク
タ、206……命令レディー信号、207……デコード完了信
号、208……デコード制御情報、209……即値データ、30
1……命令実行制御部、302……命令実行シーケンス制御
部、303……マイクロプログラムROM、304……マイクロ
プログラム・アドレス・ラッチ、305……マイクロプロ
グラム・アドレス・マルチプレクサ、306……マイクロ
プログラム・エントリー・アドレス・シフタ、307……
マイクロプログラム・アドレス・インクリメンタ、308
……マイクロプログラムROMデータ・ラッチ、401……マ
イクロプログラム・エントリー・アドレス、402……Ｎ
ビットのゼロ、403……ネクスト・マイクロプログラム
・アドレス、404……マイクロプログラム・アドレス、4
05……インクリメント・マイクロプログラム・アドレ
ス、406……マイクロプログラム・エントリー・アドレ
ス選択信号、407……インクリメント・マイクロプログ
ラム・アドレス選択信号、408……マイクロプログラム
・アドレス・ラッチ・ストローブ信号、409……マイク
ロプログラムROMデータ・ラッチ・ストローブ信号、410
……マイクロプログラム・ステップ終了信号、411……
マイクロ待ち合わせ条件、412……マイクロ待ち合わせ
対象信号、414……マイクロ制御情報、415……マイクロ
プログラムROMデータ・マスク制御信号。

Claims

(57)【特許請求の範囲】

【請求項１】命令コード中の第１のフィールドを入力す
る第１のデコーダと、命令コード中の第２のフィールド
を入力する第２のデコーダと、第１のデコーダの出力と
第２のデコーダの出力とを入力し、マイクロプログラム
を記憶する手段へのアドレスを出力するPLAとを有し、
前記第１と第２のデコーダのそれぞれの出力ビット数
が、それぞれへの入力ビット数よりも少なくなるように
したことを特徴とするマイクロプロセッサ。