JPS59208672A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS59208672A JPS59208672A JP8247883A JP8247883A JPS59208672A JP S59208672 A JPS59208672 A JP S59208672A JP 8247883 A JP8247883 A JP 8247883A JP 8247883 A JP8247883 A JP 8247883A JP S59208672 A JPS59208672 A JP S59208672A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
データの読出しと書込みを行なうベクトル処理装置に関
するものである。
するものである。
最近の科学の進歩により、大規模な規則的に並んだデー
タ（ベクトルデータ）に利し規則的な演算を高速に実行
するベクトル処理装置の需要が高まっている。とのベク
トル処理装置におけるベクトル演算においては、記憶装
置からベクトル要素データを順次読出し、ベクトル要素
データ間の演算を順次実行し、そして結果を記憶装置に
書込む過程に２いて、読出しと書込みに多くの時間を必
要とする。そこで高速に読出し書込み可能なベクトル要
素データ格納手段（以下ベクトルレジスタと称す）に前
記記憶装置からベクトル要素データを読出して保持し、
ベクトルレジスタからベクトル要素データを読出しおよ
び演算を実行してその結果をベクトルレジスタに格納す
ることによって。
タ（ベクトルデータ）に利し規則的な演算を高速に実行
するベクトル処理装置の需要が高まっている。とのベク
トル処理装置におけるベクトル演算においては、記憶装
置からベクトル要素データを順次読出し、ベクトル要素
データ間の演算を順次実行し、そして結果を記憶装置に
書込む過程に２いて、読出しと書込みに多くの時間を必
要とする。そこで高速に読出し書込み可能なベクトル要
素データ格納手段（以下ベクトルレジスタと称す）に前
記記憶装置からベクトル要素データを読出して保持し、
ベクトルレジスタからベクトル要素データを読出しおよ
び演算を実行してその結果をベクトルレジスタに格納す
ることによって。
ベクトル要素データ間の演算を高速化することが行われ
る。ところがプログラムの面から見た場合。
る。ところがプログラムの面から見た場合。
すべての対応するベクトル要素テ゛−タ間の演算を実行
するのではなく、たとえばＹ（Ｉ）（０→Ｘ （Ｉ）＝
Ｙ （Ｉ）＋Ｚ （Ｉ）というような条件文を含んだ
ループを実行する場合がある。このようなループは一般
的にはベクｌ−ル化できないが１次に説明するようなベ
クトルマスクデータを用いればベクトル化可能である。
するのではなく、たとえばＹ（Ｉ）（０→Ｘ （Ｉ）＝
Ｙ （Ｉ）＋Ｚ （Ｉ）というような条件文を含んだ
ループを実行する場合がある。このようなループは一般
的にはベクｌ−ル化できないが１次に説明するようなベ
クトルマスクデータを用いればベクトル化可能である。
第１図は上記のようなベクトル化可能な従来の実行例を
示した図で、囚に示す」：うに菱形の枠であられした論
理比較回路において、Ｙ（Ｉ）の各要素データが正か負
かによって、正ならばＯ″負ならば１″というような条
件に応じたビット列（以下ベクトルマスクデータと称す
）を作成し。
示した図で、囚に示す」：うに菱形の枠であられした論
理比較回路において、Ｙ（Ｉ）の各要素データが正か負
かによって、正ならばＯ″負ならば１″というような条
件に応じたビット列（以下ベクトルマスクデータと称す
）を作成し。
（１’Ｊ）に示すようにそのベクトルマスクデータに基
づいてマスクデータの各ビ／ｌ−が′］″のときは演算
を実行し０″のときはもとの値を保持するように制御す
ることによって、ベクトル要素データ間の演算をベクト
ル化して効率よく実行することが可能である。ただ実際
には第１図の例のようなｊｌ純なループは少なくほとん
どはＹ （Ｉ） （０かつＺ （Ｉ） ＞ ｏ −＞
ｘ （Ｉ） ＝ ｙ （■） ＋ ｚ （■）というよ
うな二重あるいはそれ以上に条件文を含むループである
。
づいてマスクデータの各ビ／ｌ−が′］″のときは演算
を実行し０″のときはもとの値を保持するように制御す
ることによって、ベクトル要素データ間の演算をベクト
ル化して効率よく実行することが可能である。ただ実際
には第１図の例のようなｊｌ純なループは少なくほとん
どはＹ （Ｉ） （０かつＺ （Ｉ） ＞ ｏ −＞
ｘ （Ｉ） ＝ ｙ （■） ＋ ｚ （■）というよ
うな二重あるいはそれ以上に条件文を含むループである
。
第２図は」１記のようなループの実行の一例を示した図
であって、ｙ（Ｉ）のベクトル要素データとＺ（■）の
ベクトル要素データから作成されたベクトルマスクデー
タどうしの論理演９−（以下マスク演算と称す。第２図
の例では各対応するビ、１・の論理積。）を実行し、新
たに作成されたベクトルマスクデータの制御によって（
Ｂ）に示すような形でループをベクトル化して演算を高
速化することが可能となっている。さらに複雑な条件文
をベクトル化して実行するためには、前記ベクトルレジ
スフのよう女ベク）・ル要素データから作成されたベク
トルマスクデータやマスクデータ間の演算結果を格納す
る手段（以下ベクトルマスクレジスタと称す）を備える
が、従来このベクトルマスクデータはベクトルレジスタ
とは独立に備えられ、ベクトル要素データ間の論理演算
と同様な論理演算を必要とするタスク演算もそれ専用の
演算回路がベクトル演算回路とは別に備えられていて、
・・−ドウエアが増加するという欠点があった。
であって、ｙ（Ｉ）のベクトル要素データとＺ（■）の
ベクトル要素データから作成されたベクトルマスクデー
タどうしの論理演９−（以下マスク演算と称す。第２図
の例では各対応するビ、１・の論理積。）を実行し、新
たに作成されたベクトルマスクデータの制御によって（
Ｂ）に示すような形でループをベクトル化して演算を高
速化することが可能となっている。さらに複雑な条件文
をベクトル化して実行するためには、前記ベクトルレジ
スフのよう女ベク）・ル要素データから作成されたベク
トルマスクデータやマスクデータ間の演算結果を格納す
る手段（以下ベクトルマスクレジスタと称す）を備える
が、従来このベクトルマスクデータはベクトルレジスタ
とは独立に備えられ、ベクトル要素データ間の論理演算
と同様な論理演算を必要とするタスク演算もそれ専用の
演算回路がベクトル演算回路とは別に備えられていて、
・・−ドウエアが増加するという欠点があった。
従って本発明の目的は、ベクトル処理装置においてベク
トル要素データ間の演算を、複雑な条件文を含むループ
の場合でもし／スフの構成が大きく成らず且つマスク演
算のための専用の演算回路を設けることなぐりこ行可能
であるようなベクトル処理装置６−をイ１）ようとする
ものである。
トル要素データ間の演算を、複雑な条件文を含むループ
の場合でもし／スフの構成が大きく成らず且つマスク演
算のための専用の演算回路を設けることなぐりこ行可能
であるようなベクトル処理装置６−をイ１）ようとする
ものである。
本発明は上記の目的を達成するために，ベクトルレジス
クトベクトルマスクレジスタの読出しと１１１込みの手
段（アクセス手段）を共用化してレジスタのデータの１
つとしてベクトル要素データやベクトルマスクｒ−りを
アクセスすることを可能にするとともに，マスク演算も
ベクトル演算回路の論理演多′１１部を共用化して実行
でさるようにしだものである。
クトベクトルマスクレジスタの読出しと１１１込みの手
段（アクセス手段）を共用化してレジスタのデータの１
つとしてベクトル要素データやベクトルマスクｒ−りを
アクセスすることを可能にするとともに，マスク演算も
ベクトル演算回路の論理演多′１１部を共用化して実行
でさるようにしだものである。
ずｈ二わち本発明によれば，ベクトルマスクデータの１
１’ＪＩ；出しと，ｌ（込みを行なうベクトル処理装置
において．複数のベクトル要素データを保持する部分：
１０・よび複数のベクトルマスクデータを保持する部分
を有する，複数個にアドレス可能な少なくとも１つのデ
ータ格納手段と，前記−ミクトルマスクデータを前記デ
ータ格納手段のデータの一部としてアクセスするアクセ
ス手段を備えていることを特徴とするベクトル処理装置
が得られる。
１’ＪＩ；出しと，ｌ（込みを行なうベクトル処理装置
において．複数のベクトル要素データを保持する部分：
１０・よび複数のベクトルマスクデータを保持する部分
を有する，複数個にアドレス可能な少なくとも１つのデ
ータ格納手段と，前記−ミクトルマスクデータを前記デ
ータ格納手段のデータの一部としてアクセスするアクセ
ス手段を備えていることを特徴とするベクトル処理装置
が得られる。
〔実施例その１〕
第３図は本発明の一実施例であるベクトル処理装置の構
成をプロ、りであられした図である。第３図において，
プログラムやデータを格納する記１、童装置１から読出
されたベクトル要素データａは入力スイッチ回路２に入
力され，４個のレジスフ３〜６のうち目的のレジスフが
選択されて該し／スフに格納される。入力スイッチ回路
２は入力される複数のデータａを同時に切）かえて該入
力データの目的とするレジスタへ出力する。レジスタ３
〜６はそれぞれ１６個のべりトル要素データを格納する
ベクトルレジスタ部分３１，４］，５］。
成をプロ、りであられした図である。第３図において，
プログラムやデータを格納する記１、童装置１から読出
されたベクトル要素データａは入力スイッチ回路２に入
力され，４個のレジスフ３〜６のうち目的のレジスフが
選択されて該し／スフに格納される。入力スイッチ回路
２は入力される複数のデータａを同時に切）かえて該入
力データの目的とするレジスタへ出力する。レジスタ３
〜６はそれぞれ１６個のべりトル要素データを格納する
ベクトルレジスタ部分３１，４］，５］。
６１と２個のベクトルマスクデータを格納するベクトル
マスクレジスタ部分３２，４２，５２。
マスクレジスタ部分３２，４２，５２。
６２から構成され，各部分への也込み或いは読出しはア
ドレス制御回路７によって制御される。このアドレス制
御回路７には，レジスフ３〜６をアクセスするアドレス
情報すおよびこのアドレス情報すがレジスタ３〜６のベ
クトルレジスタ部分３１などをアクセスするものである
かベクトルマスクレジスタ部分３２々どをアクセスする
ものであるのかを指示する指示信号Ｃが入力される。ア
ドレス制御回路７はこれら入力の内容に従ってレジスタ
３，４，５．６をアクセスするアトルス指示信号ｄ、ｅ
、ｆ、ｇを出力し、レジスタ３，４゜５．６への書込み
と読出しを制御する。なおとのｊ混合アドレス指示・信
号ｄ−ｇは個々に出力されるため８同時に複数のレジス
タがアクセスされる。
ドレス制御回路７によって制御される。このアドレス制
御回路７には，レジスフ３〜６をアクセスするアドレス
情報すおよびこのアドレス情報すがレジスタ３〜６のベ
クトルレジスタ部分３１などをアクセスするものである
かベクトルマスクレジスタ部分３２々どをアクセスする
ものであるのかを指示する指示信号Ｃが入力される。ア
ドレス制御回路７はこれら入力の内容に従ってレジスタ
３，４，５．６をアクセスするアトルス指示信号ｄ、ｅ
、ｆ、ｇを出力し、レジスタ３，４゜５．６への書込み
と読出しを制御する。なおとのｊ混合アドレス指示・信
号ｄ−ｇは個々に出力されるため８同時に複数のレジス
タがアクセスされる。
次にレジスタ３と４に格納されているベクトル要素デー
タの対応するデータ間の乗算結果をレジスタ５に格納す
る例を用いて１通常のベクトル化された演算の実行を説
明する。アドレス制御回路７にレジスタ３と１１をアク
セスするアドレス情報ａおよびレジスタ３と４のベクト
ルレジスタ部分をアクセスする指示信号Ｃが入力される
と、その出力としてレジスタ３に格納されているベクト
ル要素データ読出しのアドレスｄとレジスタ４に格納さ
れているベクトル要素データ読出しのアドレスｅが出力
される。この読出しアドレスｄとｅに基づいて、レジス
タ３と４の出力として対応するベクトル要素データｈと
１が順次読出され、このベクトル要素データは出力スイ
ッチ回路８に入力される。この出力スイッチ回路８は、
任意のレジスタ３ 、４− 、５ 、６から出力されて
くる複数のデータｈ” ＋ Ｊ ＋ ｋを切換えて同時
に演算回路９〜１１又は記憶装置１に送り出す機能を有
しているが、この場合出力としてデータ信号りを演算回
路の１つであるベクトル乗算回路９に送出する。
タの対応するデータ間の乗算結果をレジスタ５に格納す
る例を用いて１通常のベクトル化された演算の実行を説
明する。アドレス制御回路７にレジスタ３と１１をアク
セスするアドレス情報ａおよびレジスタ３と４のベクト
ルレジスタ部分をアクセスする指示信号Ｃが入力される
と、その出力としてレジスタ３に格納されているベクト
ル要素データ読出しのアドレスｄとレジスタ４に格納さ
れているベクトル要素データ読出しのアドレスｅが出力
される。この読出しアドレスｄとｅに基づいて、レジス
タ３と４の出力として対応するベクトル要素データｈと
１が順次読出され、このベクトル要素データは出力スイ
ッチ回路８に入力される。この出力スイッチ回路８は、
任意のレジスタ３ 、４− 、５ 、６から出力されて
くる複数のデータｈ” ＋ Ｊ ＋ ｋを切換えて同時
に演算回路９〜１１又は記憶装置１に送り出す機能を有
しているが、この場合出力としてデータ信号りを演算回
路の１つであるベクトル乗算回路９に送出する。
なお出力データ信号ｔは乗算のオ被ランドとなる２個の
データをベクトル乗算回路９に送るデータ幅を有してい
る。
データをベクトル乗算回路９に送るデータ幅を有してい
る。
ベクトル乗算回路９で実行された演算結果はマシンサイ
クルごとにデータ信号ｎとして出力され。
クルごとにデータ信号ｎとして出力され。
入力スイッチ回路２で切りかえられてレジスタ５のベク
トルレジスタ部分５１に順次格納される。
トルレジスタ部分５１に順次格納される。
レジスタ５への格納はアドレス制御回路７の出力の１つ
である書込みアドレスｆによって制御される。すなわち
アドレス制御回路７にレジスタ５をアクセスするアト１
／ス情報すおよびレジスタ５のベクトルレジスタ部５２
をアクセスする指示信号Ｃが入力されると吉込みアドレ
スｆが出力される。
である書込みアドレスｆによって制御される。すなわち
アドレス制御回路７にレジスタ５をアクセスするアト１
／ス情報すおよびレジスタ５のベクトルレジスタ部５２
をアクセスする指示信号Ｃが入力されると吉込みアドレ
スｆが出力される。
そしてこのアドレスｆに基づきベクトルレジスタ部分５
１に順次結果が格納される。格納された演算結果をし７
スク５から読出して記憶装置１に格納する場合は、アド
レス制御回路７にはレジスタ５をアクセスするアドレス
情報すおよびレジスタ５のベクトルレジスタ部分５１を
アクセスする指示信号Ｃが入力され、その出力の１つで
あるアドレス］１１示信号ｆに基づいてレジスタ５のベ
クトル要素データがデータ信号Ｊとして出力され、出力
スイッチ回路８でテ゛−タ信号ｍに切シかえられて記憶
装置１に格納される。
１に順次結果が格納される。格納された演算結果をし７
スク５から読出して記憶装置１に格納する場合は、アド
レス制御回路７にはレジスタ５をアクセスするアドレス
情報すおよびレジスタ５のベクトルレジスタ部分５１を
アクセスする指示信号Ｃが入力され、その出力の１つで
あるアドレス］１１示信号ｆに基づいてレジスタ５のベ
クトル要素データがデータ信号Ｊとして出力され、出力
スイッチ回路８でテ゛−タ信号ｍに切シかえられて記憶
装置１に格納される。
以上ベクトル化された通常の乗算の例を説明したが、除
算や加算などの論理演算を実行する場合は、前記出力ス
イッチ回路８においてベクトル要素データの送り先をベ
クトル除算回路１０やベクトル加３″ｌ・論理演算回路
１１に切シかえることによって同様に実行される。なお
データ信号ｐ、ｑも前記データ信号ｔと同様２個のベク
トル要素データを送るデータ幅を１寺っている。
算や加算などの論理演算を実行する場合は、前記出力ス
イッチ回路８においてベクトル要素データの送り先をベ
クトル除算回路１０やベクトル加３″ｌ・論理演算回路
１１に切シかえることによって同様に実行される。なお
データ信号ｐ、ｑも前記データ信号ｔと同様２個のベク
トル要素データを送るデータ幅を１寺っている。
〔実施例その２〕
次に第２図で例示されているマスク演算の含まれるプロ
グラムルーゾを第３図の構成で実行する場合をデータの
流れにそって説明する。い丑レジスタ３のベクトルレジ
スタ部分３１にはＸ （Ｉ）のベクトル要素データが、
レジスタ４のベクトルレジスタ部分４１にばＹ （Ｉ）
のベクトル要素データが、レジスタ５のベクトルレジス
タ部分５１にはＺ （Ｉ）のベクトル要素データがそれ
ぞれ格納されていて。
グラムルーゾを第３図の構成で実行する場合をデータの
流れにそって説明する。い丑レジスタ３のベクトルレジ
スタ部分３１にはＸ （Ｉ）のベクトル要素データが、
レジスタ４のベクトルレジスタ部分４１にばＹ （Ｉ）
のベクトル要素データが、レジスタ５のベクトルレジス
タ部分５１にはＺ （Ｉ）のベクトル要素データがそれ
ぞれ格納されていて。
おのおのの要素数を８個とし１才たＹ（１）のベクトル
要素デ−タはレジスタ４のベクトルマスクレジスタ部分
４２に、Ｚ（Ｉ）のベクトルマスクデータはレジスタ５
のベクトルマスクレジスタ部分５２に。
要素デ−タはレジスタ４のベクトルマスクレジスタ部分
４２に、Ｚ（Ｉ）のベクトルマスクデータはレジスタ５
のベクトルマスクレジスタ部分５２に。
ヘクトルマスクデータ間の演算結果はレジスタ３のベク
トルマスクレジスタ部分３２にそれぞれ格納されている
とする。
トルマスクレジスタ部分３２にそれぞれ格納されている
とする。
最初にＹ （Ｉ）のベクトルマスクデータを作成する。
アドレス＜１ｉ１１８４回路７にレジスタ４をアクセス
するアドレス情報すおよびレジスタ４のベクＩ・ルレジ
スタ部４］をアクセスする指示信号Ｃが入力され。
するアドレス情報すおよびレジスタ４のベクＩ・ルレジ
スタ部４］をアクセスする指示信号Ｃが入力され。
アドレス指示信号ｅがレジスタ４に送られる。このアド
レス指示信号ｅに基づき、レジスタ４からベクトル要素
データ信号１が読出されてくる。とのベクトル要素デー
タ信号１は出力スイッチ回路８によって切シかえられて
データ信号ｑとしてベクトル加算・論理演算回路１１に
入力される。ベクトル加勢、論理演算回路１１において
は、入力されたデータ信号であるベク）／し要素データ
が負であるかそうでないかの条件と比較し、１ビツトず
つベクトルマスクアークの各ビットを作成し。
レス指示信号ｅに基づき、レジスタ４からベクトル要素
データ信号１が読出されてくる。とのベクトル要素デー
タ信号１は出力スイッチ回路８によって切シかえられて
データ信号ｑとしてベクトル加算・論理演算回路１１に
入力される。ベクトル加勢、論理演算回路１１において
は、入力されたデータ信号であるベク）／し要素データ
が負であるかそうでないかの条件と比較し、１ビツトず
つベクトルマスクアークの各ビットを作成し。
全マスクビット列のそろったところでベクトルマスクデ
ータ信号ｒとして入力スイッチ回路２に入力され、この
人力スイッチ回路２において格納すべきレジスタ４への
ベクトルマスクデータ信号Ｓに切りかえられる。このと
きアドレス制御回路７にレジスタ４をアクセスするアド
レス情報すおよびベクトルマスクレジスタ部分４２をア
クセスする指示信号Ｃが入力されて、レジスタ４のべ／
）ルマスクレジスタ部分４２への店込みアドレスがアド
レス指示信号ｅとして出力され、これに基づいて前記の
切りかえられたベクトルマスクアークＳがレジスタ４の
ベクトルマスクレジスタ部分４２に格納される。
ータ信号ｒとして入力スイッチ回路２に入力され、この
人力スイッチ回路２において格納すべきレジスタ４への
ベクトルマスクデータ信号Ｓに切りかえられる。このと
きアドレス制御回路７にレジスタ４をアクセスするアド
レス情報すおよびベクトルマスクレジスタ部分４２をア
クセスする指示信号Ｃが入力されて、レジスタ４のべ／
）ルマスクレジスタ部分４２への店込みアドレスがアド
レス指示信号ｅとして出力され、これに基づいて前記の
切りかえられたベクトルマスクアークＳがレジスタ４の
ベクトルマスクレジスタ部分４２に格納される。
つづいてＺ （Ｉ）のベクトルマスクガータを、前８己
Ｙ （Ｉ）の場合に準じて、レジスタ５からのＺ （Ｉ
）を用いて作成し、レジスタ５のベクトルマスクレジス
タ部分５２に格納する。
Ｙ （Ｉ）の場合に準じて、レジスタ５からのＺ （Ｉ
）を用いて作成し、レジスタ５のベクトルマスクレジス
タ部分５２に格納する。
次にレジスタ４と５のベクＩ・ルマスクレジスタ部分４
２と５２に格納されているベクトルマスクデータを読出
してこれらのベクトルマスクデータ間のマスク演算を実
行する。アドレスｆｌｉ制御回路７にレジスタ４と５を
アクセスするアドレス情＋＋ａ ｂおよびレジスタ４と
５のベクトルマスクレジスタ部分４２と５２をアクセス
する指示情死ｃが入力され、アドレス信号Ｃとしてレジ
スタ４に格納されているベクトルマスクデータ読出しア
ドレスが。
２と５２に格納されているベクトルマスクデータを読出
してこれらのベクトルマスクデータ間のマスク演算を実
行する。アドレスｆｌｉ制御回路７にレジスタ４と５を
アクセスするアドレス情＋＋ａ ｂおよびレジスタ４と
５のベクトルマスクレジスタ部分４２と５２をアクセス
する指示情死ｃが入力され、アドレス信号Ｃとしてレジ
スタ４に格納されているベクトルマスクデータ読出しア
ドレスが。
またアドレス信号ｆとしてレジスタ５に格納されている
ベクトルマスクデータ読出しアドレスが出力される。こ
れらのアドレスに基づき、ベクトル要素データ読出しと
同様に、デジタルマスクデータ部分４２からはＹ （Ｉ
）のベクトルマスクデータが。
ベクトルマスクデータ読出しアドレスが出力される。こ
れらのアドレスに基づき、ベクトル要素データ読出しと
同様に、デジタルマスクデータ部分４２からはＹ （Ｉ
）のベクトルマスクデータが。
デジタルマスクデータ部分５２からはＺ （Ｉ）のベク
トルマスクデータが読出される。これらのデータ信号は
出力スイッチ回路８で切９かえられてベクトル加算・論
理演算回路１１に送られ、ここでベクトルマスクデータ
間の論理演算と同様に論理積がとられる。結果のベクト
ルマスクデータはデータ４３号ｒとして入力スイッチ回
路２に送られ、ここで切換えられてア゛−タ信号ｔとし
てレジスタ３に送られ、ベクトルマスクレンスタ部分３
２に次のようにして格納される。すなわち、アドレス制
御回路７ｖこレジスタ３をアクセスするアドレス情報す
お」二ヒベクトルマスクレーンスタＢ（＋分３２をアク
セスする指示信号Ｃが入力されて、レジスタ３のベクト
ルマスクレジスタ部分３２への書込みアドレスがアドレ
ス信号ｄとして出力され、これに基づいて、ベクトル要
素データの格納と同様、ベクトルマスクデータｔがレジ
スタ３に格納される。
トルマスクデータが読出される。これらのデータ信号は
出力スイッチ回路８で切９かえられてベクトル加算・論
理演算回路１１に送られ、ここでベクトルマスクデータ
間の論理演算と同様に論理積がとられる。結果のベクト
ルマスクデータはデータ４３号ｒとして入力スイッチ回
路２に送られ、ここで切換えられてア゛−タ信号ｔとし
てレジスタ３に送られ、ベクトルマスクレンスタ部分３
２に次のようにして格納される。すなわち、アドレス制
御回路７ｖこレジスタ３をアクセスするアドレス情報す
お」二ヒベクトルマスクレーンスタＢ（＋分３２をアク
セスする指示信号Ｃが入力されて、レジスタ３のベクト
ルマスクレジスタ部分３２への書込みアドレスがアドレ
ス信号ｄとして出力され、これに基づいて、ベクトル要
素データの格納と同様、ベクトルマスクデータｔがレジ
スタ３に格納される。
最後に前記レジスタ３に格納されているベクトルマスク
アークの制御による加算を実行する。すなわち、アドレ
ス制御回路７にレジスタ３をアクし セスするアドレス情報材およびベクトルマスクレジスタ されると，アドレス指示信号ｄとしてレジスタ３に格納
されているベクトルマスクアークの読出しアドレスが出
力される。このアドレスに基づいてベクトルマスクデー
タが読出され，出力スイッチ回路８によってデータ信号
ｑに切シかえられて刀［１算・論理演算回路１１に送ら
れ，保持される。
アークの制御による加算を実行する。すなわち、アドレ
ス制御回路７にレジスタ３をアクし セスするアドレス情報材およびベクトルマスクレジスタ されると，アドレス指示信号ｄとしてレジスタ３に格納
されているベクトルマスクアークの読出しアドレスが出
力される。このアドレスに基づいてベクトルマスクデー
タが読出され，出力スイッチ回路８によってデータ信号
ｑに切シかえられて刀［１算・論理演算回路１１に送ら
れ，保持される。
次にアドレス制御回路７にレジスタ４と５をアクセスす
るアドレス情Ｉ１３ ｂおよびし／メタ４と５のベクト
ルレジスタ部分４１と５１をアクセスする指示信号Ｃが
入力されて，アドレス指示信号ｅとしてレジスタ４に格
納されているベクトル要素データ読出しアドレスが，ア
ドレス指示信号ｆとしてレジスタ５に格納されているベ
クトル要素データ読出しアドレスがそれぞれ出力される
。そしてこれらのアドレスに基づいてレジスタ４からは
Ｙ （１）のベクトル要素データが、レジスタ５からは
Ｚ（１）のベクトル要素データが読出され、出力スイッ
チ回路８で切りかえられてデータ信号ｑとしてベクトル
加算・論理演算回路１１に送られる。このベクトル加算
・論理演算回路１１では、順次送られてくるベクトル要
素データを保持していたベクトルマスクデータの対応す
るマヌクビノトと比較し、マスクビ／ｌ−が１″ならば
演算を実行し。
るアドレス情Ｉ１３ ｂおよびし／メタ４と５のベクト
ルレジスタ部分４１と５１をアクセスする指示信号Ｃが
入力されて，アドレス指示信号ｅとしてレジスタ４に格
納されているベクトル要素データ読出しアドレスが，ア
ドレス指示信号ｆとしてレジスタ５に格納されているベ
クトル要素データ読出しアドレスがそれぞれ出力される
。そしてこれらのアドレスに基づいてレジスタ４からは
Ｙ （１）のベクトル要素データが、レジスタ５からは
Ｚ（１）のベクトル要素データが読出され、出力スイッ
チ回路８で切りかえられてデータ信号ｑとしてベクトル
加算・論理演算回路１１に送られる。このベクトル加算
・論理演算回路１１では、順次送られてくるベクトル要
素データを保持していたベクトルマスクデータの対応す
るマヌクビノトと比較し、マスクビ／ｌ−が１″ならば
演算を実行し。
” ｏ ”ならば実行しないで結果をデータ信号ｒとし
て出力し、入力スイッチ回路２で切９かえデータ（Ｗ号
ｔとしてレジスタ３に格納する。この格納はアドレス制
御回路７によって制御される。すなわち、アドレス制御
回路７にレジスタ３をアクセスするアドレス情報すおよ
びレジスタ３のベクトルレフスタフ４１Ｓ分３２をアク
セスする指示信号Ｃが入力され、アドレス指示信号ｄに
基づいてデータ信−弓ｔとして演算結果が送られてきた
ときはレジスタ、３の対応するベクトル要素データを＠
きかえ。
て出力し、入力スイッチ回路２で切９かえデータ（Ｗ号
ｔとしてレジスタ３に格納する。この格納はアドレス制
御回路７によって制御される。すなわち、アドレス制御
回路７にレジスタ３をアクセスするアドレス情報すおよ
びレジスタ３のベクトルレフスタフ４１Ｓ分３２をアク
セスする指示信号Ｃが入力され、アドレス指示信号ｄに
基づいてデータ信−弓ｔとして演算結果が送られてきた
ときはレジスタ、３の対応するベクトル要素データを＠
きかえ。
演算結果が送られてこないときはレジスタ３の値をその
″Ｉ：、−１保持する。
″Ｉ：、−１保持する。
以上本発明の一実施例についてｉ：ｌ” 、ｉｌｌ＋に
益１］ Ｌ ／こが１本発明はこの実施例に限定される
ものでないことはいうまでもない。例えば各レジスタの
ベクトルレジスタ部分とベクトルマスクレジスタ１１）
６分に格納する要素データ数は１６個と２個に限定され
るものではなく、任意に選択できるものである。
益１］ Ｌ ／こが１本発明はこの実施例に限定される
ものでないことはいうまでもない。例えば各レジスタの
ベクトルレジスタ部分とベクトルマスクレジスタ１１）
６分に格納する要素データ数は１６個と２個に限定され
るものではなく、任意に選択できるものである。
又ベクトル要素データとその文・」応するベクトルマス
クデータは同一番号のレジスタに格納する心太はなく、
任意に選択できる。更にし／スタは４つに限られるもの
ではなく、これ」＝り多くても少なくても、たとえば１
つであってもよい。
クデータは同一番号のレジスタに格納する心太はなく、
任意に選択できる。更にし／スタは４つに限られるもの
ではなく、これ」＝り多くても少なくても、たとえば１
つであってもよい。
以上説明したように、ベク（・ルマスクデータとベクト
ル要素データをレジスタの同じ要素データとしてアクセ
スし、マスク演算にベクトル論理演算回路を共有する構
成をとることにより、ベクトルマスクデータをベクトル
要素データと同様に処理でき１寸だハードウェアを削減
できるという効果がある。
ル要素データをレジスタの同じ要素データとしてアクセ
スし、マスク演算にベクトル論理演算回路を共有する構
成をとることにより、ベクトルマスクデータをベクトル
要素データと同様に処理でき１寸だハードウェアを削減
できるという効果がある。
第１図および第２１スは従来装置におけるル−ゾの実行
の２つの例を示す図であって、（Ａ）はマスクデータ作
成を、 （Ｂ）はマスク１ｌｉｌｉ御による演多９をあ
られしておシ、第３図は本発明の一実施例の構成を示す
ブロック図である。 記号の説明゛１は記憶装置、２は入力スイノチ回路、
３ 、４． 、５および６（７ｉし／スク、７はアドレ
ス！！ｊ制御回路、８は出力スイッチ回路、９はベクト
ル乗算回路、］Ｏはベクトル乗算回路、ＩＪはベクトル
加算 論理演算回路なそれぞれあられしている。
の２つの例を示す図であって、（Ａ）はマスクデータ作
成を、 （Ｂ）はマスク１ｌｉｌｉ御による演多９をあ
られしておシ、第３図は本発明の一実施例の構成を示す
ブロック図である。 記号の説明゛１は記憶装置、２は入力スイノチ回路、
３ 、４． 、５および６（７ｉし／スク、７はアドレ
ス！！ｊ制御回路、８は出力スイッチ回路、９はベクト
ル乗算回路、］Ｏはベクトル乗算回路、ＩＪはベクトル
加算 論理演算回路なそれぞれあられしている。
Claims (1)
- １ ベクトルマスクデータの読出しと書込みを行なうベ
クトル処理装置において、複数のベクトル要素データを
保持する部分および複数のベクトルマスクデータを保持
する部分を有する複数個にアドレス「り能な少なくとも
１つのデータ格納手段と、前記ベクトルマスクデータを
前記データ格納手段のデータの一部としてアクセスする
アクセス手段を（Ｉ：！ｉえているととを特徴とするベ
クトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247883A JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247883A JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208672A true JPS59208672A (ja) | 1984-11-27 |
Family
ID=13775615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8247883A Pending JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
| JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
-
1983
- 1983-05-13 JP JP8247883A patent/JPS59208672A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
| JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
| CN103988173B (zh) * | 2011-11-25 | 2017-04-05 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
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