JPS6029862A - Ｄｍａの上位アドレスビット指定装置 - Google Patents
Ｄｍａの上位アドレスビット指定装置Info
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- JPS6029862A JPS6029862A JP13832683A JP13832683A JPS6029862A JP S6029862 A JPS6029862 A JP S6029862A JP 13832683 A JP13832683 A JP 13832683A JP 13832683 A JP13832683 A JP 13832683A JP S6029862 A JPS6029862 A JP S6029862A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロコンピュータ・システムに係シ、特に
ＤＭＡの上位アドレスビット指定装置に関する。
ＤＭＡの上位アドレスビット指定装置に関する。
マイクロコンピュータ・システムにおいては、記憶部と
周辺機器との間のデータの転送速度を増加させるために
、ＤＭＡ（直接メモリアクセス）コントローラを用いて
、記憶部と周辺機器との間でデータの直接転送を行なわ
せて、転送速度を向上するようにしたものがある。
周辺機器との間のデータの転送速度を増加させるために
、ＤＭＡ（直接メモリアクセス）コントローラを用いて
、記憶部と周辺機器との間でデータの直接転送を行なわ
せて、転送速度を向上するようにしたものがある。
このようなりＭＡコントローラは、周辺機器からのＤＭ
Ａ転送要求信号を受けると、マイクロプロセッサ（ＣＰ
Ｕ ）に演算処理停止要求を送出し、停止要求に対する
応答信号を受信後、パスラインを専有し記憶１部とＤＭ
Ａ転送要求信号を送出した周辺機器との間で、データを
直接転送するよウニ各アドレスバスおよびデータバスを
制御する。このようなりＭＡ動作は外部から見るとあた
かも記憶部と周辺機器との間に専用のデータ伝送路が存
在するように見えるが、これをＤＭＡチヤンネルと言う
。
Ａ転送要求信号を受けると、マイクロプロセッサ（ＣＰ
Ｕ ）に演算処理停止要求を送出し、停止要求に対する
応答信号を受信後、パスラインを専有し記憶１部とＤＭ
Ａ転送要求信号を送出した周辺機器との間で、データを
直接転送するよウニ各アドレスバスおよびデータバスを
制御する。このようなりＭＡ動作は外部から見るとあた
かも記憶部と周辺機器との間に専用のデータ伝送路が存
在するように見えるが、これをＤＭＡチヤンネルと言う
。
一般に、上記のような動作をするＤＭＡコントローラー
において、指定できるアドレス数は、メモリ領域を有効
に使用するために、このＤＭＡコントローラが接続され
たマイクロプロセッサの指定アドレス数に一致させてい
る。たとえば、インテル社ｆｆ８０８０．８０８５等に
代表される８ビツト系のマイクロプロセッサにおいては
、指定アドレス数が６４にバイトであるので、このマイ
クロゾロセッサに接続されるインテル社製８２５７等の
ＤＭＡコントローラの指定アドレス数は６４にバイトで
ある。
において、指定できるアドレス数は、メモリ領域を有効
に使用するために、このＤＭＡコントローラが接続され
たマイクロプロセッサの指定アドレス数に一致させてい
る。たとえば、インテル社ｆｆ８０８０．８０８５等に
代表される８ビツト系のマイクロプロセッサにおいては
、指定アドレス数が６４にバイトであるので、このマイ
クロゾロセッサに接続されるインテル社製８２５７等の
ＤＭＡコントローラの指定アドレス数は６４にバイトで
ある。
しかしながら、近年、上記８０８０．８０８５等の８ビ
ツト系マイクロプロセツサよシ約１桁優れた処理能力を
有したインテル社製８０８８゜８０８６等に代表される
１６ビツト系のマイクｏ ７’ ｏセッサが開発された
。このような指定アＦ ｖス数が６４にバイトを越える
マイクロプロセッサに従来の８２５７等のＤＭＡコント
ローラを接伏した場合、すべてのアドレス全指定できな
い〔発明の目的〕 本発明は、このような事情に基づいてなされたものであ
シ、その目的とするところは、たとえ民仏コントローラ
の指定アドレス数がマイクロプロセッサの指定アドレス
数よシ小さい場合であっても、全てのアドレスを指定で
きるＤＭＡの上位アドレスビット指定装置を提供するこ
とにある。
ツト系マイクロプロセツサよシ約１桁優れた処理能力を
有したインテル社製８０８８゜８０８６等に代表される
１６ビツト系のマイクｏ ７’ ｏセッサが開発された
。このような指定アＦ ｖス数が６４にバイトを越える
マイクロプロセッサに従来の８２５７等のＤＭＡコント
ローラを接伏した場合、すべてのアドレス全指定できな
い〔発明の目的〕 本発明は、このような事情に基づいてなされたものであ
シ、その目的とするところは、たとえ民仏コントローラ
の指定アドレス数がマイクロプロセッサの指定アドレス
数よシ小さい場合であっても、全てのアドレスを指定で
きるＤＭＡの上位アドレスビット指定装置を提供するこ
とにある。
本発明は、マイクロプロセッサのＤＭＡコントローラの
指定アドレス数を越える上位アドレスに対応する記憶部
の上位アドレスビットをラッチするラッチ手段と、この
ラッチ手段にてラッチされた上記上位アドレスビットを
複数のＤＭＡチャンネルの各チャンネルに割付る手段と
を具備したＤＭＡの上位アドレスビット指定装置テある
。
指定アドレス数を越える上位アドレスに対応する記憶部
の上位アドレスビットをラッチするラッチ手段と、この
ラッチ手段にてラッチされた上記上位アドレスビットを
複数のＤＭＡチャンネルの各チャンネルに割付る手段と
を具備したＤＭＡの上位アドレスビット指定装置テある
。
第１図は本発明の一実施例に係るＤＭＡの上位アドレス
ビット指定装置を組込んだコンピュータ・システムを示
すブロック図である。
ビット指定装置を組込んだコンピュータ・システムを示
すブロック図である。
図中１は、たとえば、１６ビツト系インテル社製８０８
６のマイクロプロセッサ１であシ、このマイクロプロセ
ッサ（以下ＣＰＵと略記する）１のアドレス・データ端
子ＡＤ１７〜ＡＤ７はデータバス２を介して同一構成の
ラッチ回路３，４の入力端に接続されている。アドレス
端子Ａ８〜Ａ１５はラッチ回路５を介してアドレスバス
６に接続されている。また、上位のアドレス端子ＡＩ６
〜ＡＺ９はセレクタ回路７を介してラッチ回路ｓ （ｓ
ｃｓ社製ＬＳ６７０ ）のＱ１〜Ｑ４端子に接続される
と共に、アドレスバス９に接続されている。さらに、上
記ＣＰＵ １の読み出しくＲＤ）、書き込み（ＷＲ）
、読み書き指令がメモリに対してかＩｌｏに対してかを
指示する（ ＩＯ／Ｍ）等の制御信号端子はセレクタ回
路１０を介して制御信号線１１に接続されている。また
、アドレスラッチイネーブル（ＡＬＥ ）端子はラッチ
回路４の制御端子（Ｇ）に接続されている。
６のマイクロプロセッサ１であシ、このマイクロプロセ
ッサ（以下ＣＰＵと略記する）１のアドレス・データ端
子ＡＤ１７〜ＡＤ７はデータバス２を介して同一構成の
ラッチ回路３，４の入力端に接続されている。アドレス
端子Ａ８〜Ａ１５はラッチ回路５を介してアドレスバス
６に接続されている。また、上位のアドレス端子ＡＩ６
〜ＡＺ９はセレクタ回路７を介してラッチ回路ｓ （ｓ
ｃｓ社製ＬＳ６７０ ）のＱ１〜Ｑ４端子に接続される
と共に、アドレスバス９に接続されている。さらに、上
記ＣＰＵ １の読み出しくＲＤ）、書き込み（ＷＲ）
、読み書き指令がメモリに対してかＩｌｏに対してかを
指示する（ ＩＯ／Ｍ）等の制御信号端子はセレクタ回
路１０を介して制御信号線１１に接続されている。また
、アドレスラッチイネーブル（ＡＬＥ ）端子はラッチ
回路４の制御端子（Ｇ）に接続されている。
図中１２は、８ビツト系の８０８５．８０８０等のＣＰ
Ｕに対応して製造され、６４にバイトの指定アドレス数
を有し、４個のＤＭＡチャンネルを有したＤＭＡコント
ローラ（インテル社製８２５７）であシ、このＤＭＡコ
ントローラ１２のデータ端子ＤＯ〜Ｄ７はデータバス２
に接続され、アドレス端子ＡＯ〜Ａ７はアドレスバス１
３に接続されている。また、ＤＲＱＩＩ） −ＤＲＱ、
？端子はＤＭＡ転送要求信号を送出するｒ７ｏホード１
４に接続されている。ＤＡＣＫ Ｏ〜ＤＡＣＫ、９端子
は、ＤＭＡチャンネルを指定する端子であ、９ 、ＤＡ
ＣＫ□ −ＤＡＣＫ２端子が二ツのノア回路１５ｈ、１
５ｂを介して、ラッチ回路８のＲＢ 、 ＲＡ端子に接
続されている。
Ｕに対応して製造され、６４にバイトの指定アドレス数
を有し、４個のＤＭＡチャンネルを有したＤＭＡコント
ローラ（インテル社製８２５７）であシ、このＤＭＡコ
ントローラ１２のデータ端子ＤＯ〜Ｄ７はデータバス２
に接続され、アドレス端子ＡＯ〜Ａ７はアドレスバス１
３に接続されている。また、ＤＲＱＩＩ） −ＤＲＱ、
？端子はＤＭＡ転送要求信号を送出するｒ７ｏホード１
４に接続されている。ＤＡＣＫ Ｏ〜ＤＡＣＫ、９端子
は、ＤＭＡチャンネルを指定する端子であ、９ 、ＤＡ
ＣＫ□ −ＤＡＣＫ２端子が二ツのノア回路１５ｈ、１
５ｂを介して、ラッチ回路８のＲＢ 、 ＲＡ端子に接
続されている。
さらに、アドレスイネーブル（ＡＥＮ ） 端子ハイン
パータ１６を介してラッチ回路８のＧＲ端子に接続され
ると共に、セレクタ回路７、ラッチ回路５の制御端子に
接続されている。アドレスストローブ（ＡＤＳＴＢ ）
端子はランチ回路３の制御端子（Ｇ）に接続されている
。
パータ１６を介してラッチ回路８のＧＲ端子に接続され
ると共に、セレクタ回路７、ラッチ回路５の制御端子に
接続されている。アドレスストローブ（ＡＤＳＴＢ ）
端子はランチ回路３の制御端子（Ｇ）に接続されている
。
前記ラッチ回路８のＤ１〜Ｄ４端子はデータバス２に接
続されておｊＤ、ＷＡ 、ＷＢ端子はそれぞれアドレス
バス１３に接続されている。さらに、ＧＷ端子はナント
ゲート１７の出力端に接続されておシ、このナントゲー
ト１７の二つの入力端子は、制御信号線１１のＩＯＷ綜
、およびアドレスバス６に接続されたデコーダ回路１８
に接続されている。
続されておｊＤ、ＷＡ 、ＷＢ端子はそれぞれアドレス
バス１３に接続されている。さらに、ＧＷ端子はナント
ゲート１７の出力端に接続されておシ、このナントゲー
ト１７の二つの入力端子は、制御信号線１１のＩＯＷ綜
、およびアドレスバス６に接続されたデコーダ回路１８
に接続されている。
前記ラッチ回路８において、データバス２の４本のデー
タラインＤＯ〜Ｄ３に接続された端子Ｄ１〜Ｄ４の各デ
ータ値はアドレスバス９に接続された出力端子Ｑ１〜Ｑ
４に対応している。
タラインＤＯ〜Ｄ３に接続された端子Ｄ１〜Ｄ４の各デ
ータ値はアドレスバス９に接続された出力端子Ｑ１〜Ｑ
４に対応している。
さらに、ラッチ回路８は、４つのＤＭＡチャンネル（Ｄ
ＭＡθ〜ＤＭＡ３）をＷＡ、ＷＢ端子に接続されたアド
レスラインＡＯ，Ａ７の′１″又はａｔ Ｏｐｒの値に
対応して第１表のように選択するように構成されている
。
ＭＡθ〜ＤＭＡ３）をＷＡ、ＷＢ端子に接続されたアド
レスラインＡＯ，Ａ７の′１″又はａｔ Ｏｐｒの値に
対応して第１表のように選択するように構成されている
。
第１表
これら４つの各ＤＭＡチャンネルは互いに独立しておシ
、４つのＤＭＡチャンネルのうち、どのＤＭＡチャンネ
ルが先に設定されてもよい。
、４つのＤＭＡチャンネルのうち、どのＤＭＡチャンネ
ルが先に設定されてもよい。
また、前記ラッチ回路８において、各ＤＭＡチャンネル
を指定するＤＭＡコントローラ１２のＤＡＣＫＯ〜ＤＡ
ＣＫ２端子の出力レベルおよびＡＮＤ端子の出力レベル
に対応して、変化する入力端子ＲＡ、ＲＢ、ＧＲの’Ｉ
（”又はＩＩＬ＃レベルに対して出力端子Ｑ１〜Ｑ４に
は第２表に示すデータが出力される。
を指定するＤＭＡコントローラ１２のＤＡＣＫＯ〜ＤＡ
ＣＫ２端子の出力レベルおよびＡＮＤ端子の出力レベル
に対応して、変化する入力端子ＲＡ、ＲＢ、ＧＲの’Ｉ
（”又はＩＩＬ＃レベルに対して出力端子Ｑ１〜Ｑ４に
は第２表に示すデータが出力される。
第２表
ただし、２は高インピーダンス出力であることを示す。
たとえば、ＤＭＡ０チヤンネルが起動した場合、周辺機
器への応答としてＲＡＣＫθ端子がｕ（、ＩＩになる。
器への応答としてＲＡＣＫθ端子がｕ（、ＩＩになる。
その結果、ノアゲートＩ５ａ。
１５ｂを介して接続されたＲＢ 、ＲＡ端子がｔｔＬ”
となる。一方、ＤＭＡサイクル中はＡＦＣＮ端子はｔｔ
ＨＩ＋であるので、インバータ１６を介して接続された
ＧＲ端子はｔｔＬ″′になる。
となる。一方、ＤＭＡサイクル中はＡＦＣＮ端子はｔｔ
ＨＩ＋であるので、インバータ１６を介して接続された
ＧＲ端子はｔｔＬ″′になる。
このように構成されたＤＭＡの上位アドレスビット指定
装置において、ＣＰＵＩ、 ＤＭＡコントローラ１２は
、ＡＩ６〜Ａ１９の上位４ビツトを第２図の流れ図に基
づいて次のように指定する。
装置において、ＣＰＵＩ、 ＤＭＡコントローラ１２は
、ＡＩ６〜Ａ１９の上位４ビツトを第２図の流れ図に基
づいて次のように指定する。
まず、周辺機器が接続されたＩ１０ポート１４からＤＭ
Ａコントローラ１２のＤＲＱＯ〜ＤＲＱ、？端子にＤＭ
Ａ転送要求信号が送出されると、このＤ１１１ＩＡコン
トローラ１２はＣＰＵ Ｚに演算処理停止信号ＨＲＱ
（ホールドリクエスト）を送出し、ＣＰＵ１からの停止
応答信号ＨＲＤ （ホールドアクノリッジ）を受信する
。ＨＲＤ信号を受信すると、ＤＭＡコントローラ１２は
動作状態（ＤＭＡサイクル中）になｆｉ、ＡＥＮ端子か
ら１′Ｈ′″レベルの制御信号をランチ回路５、セレク
メ回路７へ送出し、アドレスバス６およびＣＰＵ Ｚの
１１６〜Ａ１９端子からのアドレスバスを７０−ティン
グにする。
Ａコントローラ１２のＤＲＱＯ〜ＤＲＱ、？端子にＤＭ
Ａ転送要求信号が送出されると、このＤ１１１ＩＡコン
トローラ１２はＣＰＵ Ｚに演算処理停止信号ＨＲＱ
（ホールドリクエスト）を送出し、ＣＰＵ１からの停止
応答信号ＨＲＤ （ホールドアクノリッジ）を受信する
。ＨＲＤ信号を受信すると、ＤＭＡコントローラ１２は
動作状態（ＤＭＡサイクル中）になｆｉ、ＡＥＮ端子か
ら１′Ｈ′″レベルの制御信号をランチ回路５、セレク
メ回路７へ送出し、アドレスバス６およびＣＰＵ Ｚの
１１６〜Ａ１９端子からのアドレスバスを７０−ティン
グにする。
以上の初期設定動作の後、データラインＤＯ〜Ｄ３に希
望するデータをセットし、アドレスラインＡＯ，ＡＪに
Ａ Ｏ＝Ｏ、Ａ Ｉ＝Ｏを入力すると、第１表に示すよ
うに４つのＤＭＡチャンネルのうちＤＭＡ０チヤンネル
が選択される。
望するデータをセットし、アドレスラインＡＯ，ＡＪに
Ａ Ｏ＝Ｏ、Ａ Ｉ＝Ｏを入力すると、第１表に示すよ
うに４つのＤＭＡチャンネルのうちＤＭＡ０チヤンネル
が選択される。
ＤＭＡ Ｏチャンネルが選択されると、ＤＭＡコントロ
ーラ１２のＤＡＣＫＯ端子が°′Ｌ＃レベルになる。そ
して、デコーダ回路１８のＣ８（チップセレクト）端子
および制御信号線１３のＩＯＷ （Ｉｌｏに対する書込
み指令線）をイネーブル状態にすると、ナンド９ダート
１７の出力端子に接続されたラッチ回路８のＧＷ端子が
″Ｌ″レベルに変化する。
ーラ１２のＤＡＣＫＯ端子が°′Ｌ＃レベルになる。そ
して、デコーダ回路１８のＣ８（チップセレクト）端子
および制御信号線１３のＩＯＷ （Ｉｌｏに対する書込
み指令線）をイネーブル状態にすると、ナンド９ダート
１７の出力端子に接続されたラッチ回路８のＧＷ端子が
″Ｌ″レベルに変化する。
また、前述したように、ＤＩＩＭサイクル中はＧＲ端子
は′Ｌ”レベルである。したがって、ラッチ回路８の出
力端子Ｑ１〜Ｑ４には第２表に示すように、ＤＭＡθチ
ャンネルの４つの上位アドレスビットＡ１６ａ〜ＡＺ
９ａが出力される。
は′Ｌ”レベルである。したがって、ラッチ回路８の出
力端子Ｑ１〜Ｑ４には第２表に示すように、ＤＭＡθチ
ャンネルの４つの上位アドレスビットＡ１６ａ〜ＡＺ
９ａが出力される。
次に、アドレスラインＡ１７．ＡｌをＡＯ＝１゜ＡＺ＝
Ｏとすると、ＤＭＡ１チヤンネルが選択され、同様にし
て、Ｏ３，ＩＯＷをイネーブル状態にすると、ラッチ回
路８の出力端子Ｑ１〜Ｑ４にはＤＭＡ １チヤンネルの
４つの上位アドレスビットｋ１６ｂ−Ａ１９ｂが出力さ
れる。以下同様にＤＭＡ２ 、 ＤＭＡ３チヤンネルに
ついても同様の手順にて上位アドレスビットが各出力端
子Ｑ１〜Ｑ４からアドレスバス９へ送出される。
Ｏとすると、ＤＭＡ１チヤンネルが選択され、同様にし
て、Ｏ３，ＩＯＷをイネーブル状態にすると、ラッチ回
路８の出力端子Ｑ１〜Ｑ４にはＤＭＡ １チヤンネルの
４つの上位アドレスビットｋ１６ｂ−Ａ１９ｂが出力さ
れる。以下同様にＤＭＡ２ 、 ＤＭＡ３チヤンネルに
ついても同様の手順にて上位アドレスビットが各出力端
子Ｑ１〜Ｑ４からアドレスバス９へ送出される。
このように、Ａ１６〜Ａ１９の上位アドレスビットをラ
ッチ回路８でラッチさせ、これらの上位ビットにアドレ
スＡ１７．ＡＺの値によって各ＤＭＡチャンネルを割付
けるようにしているので、１６ビツト系のＣＰＵＪ（８
０８６）に８ビツト用に製造されたＤＭＡコントローラ
１２ （８２５７）を接続してもすべてのアドレスビッ
トを指定できる。
ッチ回路８でラッチさせ、これらの上位ビットにアドレ
スＡ１７．ＡＺの値によって各ＤＭＡチャンネルを割付
けるようにしているので、１６ビツト系のＣＰＵＪ（８
０８６）に８ビツト用に製造されたＤＭＡコントローラ
１２ （８２５７）を接続してもすべてのアドレスビッ
トを指定できる。
第３図は本発明の他の実施例に係るＤＭＡの上位アドレ
スビット指定装置を示すものであシ、第１図と同一部分
には同一符号が付しである。
スビット指定装置を示すものであシ、第１図と同一部分
には同一符号が付しである。
したがって、重複する部分の説明は省略する。
すなわち、第１図の実施例においては、主にプログラム
手法（ン７トゥエア）にて１１６〜ｋ１９の上位アドレ
スビットをラッチさせ、各ＤＭＡチャンネルを割付だが
、この実施例においては、主に切換スイッチ（ハードウ
ェア）手法を用いている。図において、ラッチ回路８の
Ｄ１〜Ｄ４端子は、それぞれ４．７にΩの抵抗２１を介
して５ｖ直流制御電源に接続されると共に、それぞれデ
ータ設定用のスイッチ５ＷＩ−１〜５ＷＩ−４を介して
接地されている。また、ＷＡ。
手法（ン７トゥエア）にて１１６〜ｋ１９の上位アドレ
スビットをラッチさせ、各ＤＭＡチャンネルを割付だが
、この実施例においては、主に切換スイッチ（ハードウ
ェア）手法を用いている。図において、ラッチ回路８の
Ｄ１〜Ｄ４端子は、それぞれ４．７にΩの抵抗２１を介
して５ｖ直流制御電源に接続されると共に、それぞれデ
ータ設定用のスイッチ５ＷＩ−１〜５ＷＩ−４を介して
接地されている。また、ＷＡ。
ＷＢ端子は、それぞれ４．７にΩの抵抗２２を介して５
ｖ直流制御用電源に接続されると共に、ＤＭＡチャンネ
ル選択用のスイッチ５Ｗ２−１゜５Ｗ２−２を介して接
地されている。さらに、ＧＷ端子は４．７にΩの抵抗２
３を介して５ｖ直流制御用電源に接続されると共に、ス
イッチＳ Ｗ Ｊを介して接地されている。
ｖ直流制御用電源に接続されると共に、ＤＭＡチャンネ
ル選択用のスイッチ５Ｗ２−１゜５Ｗ２−２を介して接
地されている。さらに、ＧＷ端子は４．７にΩの抵抗２
３を介して５ｖ直流制御用電源に接続されると共に、ス
イッチＳ Ｗ Ｊを介して接地されている。
前記ラッチ回路８において、各スイッチ５ＷＩ−１〜５
ＷＩ−４が接続された端子Ｄ１〜Ｄ４の各データ値（５
ｖ又はＯ■）はアドレスバス９に接続された出力端子Ｑ
１〜Ｑ４、すなわち、Ａ１６〜Ａ１９に対応している。
ＷＩ−４が接続された端子Ｄ１〜Ｄ４の各データ値（５
ｖ又はＯ■）はアドレスバス９に接続された出力端子Ｑ
１〜Ｑ４、すなわち、Ａ１６〜Ａ１９に対応している。
また、ラッチ回路８は、スイッチ５Ｗ２−１．５Ｗ２−
２の設定位置によシ、４つのＤＭＡチャンネルを第３表
のように選択するように構成されている。
２の設定位置によシ、４つのＤＭＡチャンネルを第３表
のように選択するように構成されている。
第３表
このように構成されたＤＭＡの上位アドレスビット指定
装置の動作説明を第４図の流れ図に基づいて行う。
装置の動作説明を第４図の流れ図に基づいて行う。
まず、第２図と同様に初期設定をした後、スイッチ５Ｗ
Ｉ−Ｚ〜５ＷＺ−４を操作し、Ｄ１〜Ｄ４端子に希望す
るデータをセットする。次に、スイッチ５Ｗ２−Ｚ 、
５Ｗ２−２を共にＯＦＦ状態にすると、第３表に示すよ
うにＤＭＡ Ｏチャンネルが選択される。ＤＭＡ Ｏチ
ャンネルが選択されると、ＤＭＡコントローラ１２のＤ
ＡＣＫ Ｏ端子が１″レベルになる。そして、スイッチ
ＳＷ３を投入するとラッチ回路８のＧＷ端子が゛Ｌ″レ
ベルに変化する。また、前述したようにＤＭＡサイクル
中はＧＲ端子は′Ｌ”レベルでちる。したがって、ラッ
チ回路８の出力端子Ｑ１〜Ｑ４にはスイッチ５ＷＺ−Ｚ
〜５ＷＩ−４の状態に対応した４つの上位アドレスビッ
トＡＩ６〜ＡＺ９が出力される。
Ｉ−Ｚ〜５ＷＺ−４を操作し、Ｄ１〜Ｄ４端子に希望す
るデータをセットする。次に、スイッチ５Ｗ２−Ｚ 、
５Ｗ２−２を共にＯＦＦ状態にすると、第３表に示すよ
うにＤＭＡ Ｏチャンネルが選択される。ＤＭＡ Ｏチ
ャンネルが選択されると、ＤＭＡコントローラ１２のＤ
ＡＣＫ Ｏ端子が１″レベルになる。そして、スイッチ
ＳＷ３を投入するとラッチ回路８のＧＷ端子が゛Ｌ″レ
ベルに変化する。また、前述したようにＤＭＡサイクル
中はＧＲ端子は′Ｌ”レベルでちる。したがって、ラッ
チ回路８の出力端子Ｑ１〜Ｑ４にはスイッチ５ＷＺ−Ｚ
〜５ＷＩ−４の状態に対応した４つの上位アドレスビッ
トＡＩ６〜ＡＺ９が出力される。
次に、スイッチＳｗｘ−ｚ〜５ＷＩ−４を適宜設定し、
スイッチ５Ｗ２−１をＯＮ、スイッチＳＷ２−２をＯＦ
Ｆに設定すると、ＤＭＡ１チヤンネルが選択され、同様
にスイッチＳＷ３を投入するとラッチ回路８の出力端子
Ｑ１〜Ｑ４には、ＤＭＡ１チヤンネルのスイッチｓｗｚ
−ｚ〜５ＷＺ−４の状態に対応した４つの上位アドレス
ビット八１６〜Ａ１９が出力される。以下同様にＤＭＡ
３ 、 ＤＭＡ４チヤンネルについても同様の手順に
て上位アドレスビットが各出力端子Ｑ１〜Ｑ４からアド
レスバス９へ送出される。
スイッチ５Ｗ２−１をＯＮ、スイッチＳＷ２−２をＯＦ
Ｆに設定すると、ＤＭＡ１チヤンネルが選択され、同様
にスイッチＳＷ３を投入するとラッチ回路８の出力端子
Ｑ１〜Ｑ４には、ＤＭＡ１チヤンネルのスイッチｓｗｚ
−ｚ〜５ＷＺ−４の状態に対応した４つの上位アドレス
ビット八１６〜Ａ１９が出力される。以下同様にＤＭＡ
３ 、 ＤＭＡ４チヤンネルについても同様の手順に
て上位アドレスビットが各出力端子Ｑ１〜Ｑ４からアド
レスバス９へ送出される。
したがって、スイッチを操作することによってもＡＩ６
〜Ａ１９の上位アドレスビットをラッチ回路８でラッチ
させ、これらの上位ビットに各ＤＭＡチャンネルを割付
ることかできるので、第１図の実施例と同様な効果を得
ることが可能である。
〜Ａ１９の上位アドレスビットをラッチ回路８でラッチ
させ、これらの上位ビットに各ＤＭＡチャンネルを割付
ることかできるので、第１図の実施例と同様な効果を得
ることが可能である。
以上説明したように本発明によれば、たとえＤＭＡコン
トローラの指定アドレス数がマイクロプロセッサ（ＣＰ
Ｕ）の指定アドレス数よシ小さい場合であっても、全て
のアドレスを指定できるＤＭＡの上位アドレスビット指
定装置を提供することができる。
トローラの指定アドレス数がマイクロプロセッサ（ＣＰ
Ｕ）の指定アドレス数よシ小さい場合であっても、全て
のアドレスを指定できるＤＭＡの上位アドレスビット指
定装置を提供することができる。
第１図は本発明の一実施例に係るＤＭＡの上位アドレス
ビット指定装置を組込んだコンビーータ・システムを示
すブロック図、第２図は同上位アドレスビット指定装置
の動作を示す流れ図、第３図は本発明の他の実施例に係
るＤＭＡの上位アドレスビット指定装置を示すブロック
図、第４図は同上位アドレスビット指定装置の動作を示
す流れ図である。 １・・・ＣＰＵ （マイクロプロセッサ）、２・・・デ
ータバス、３，４，５．８・・・ラッチ回路、６，９゜
１３・・・アドレスバス、７．１０・・・セレクタ回路
、１２・・・ＤＭＡコントローラ、ｚ４・・・Ｉ１０ポ
ート。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 □ゎ 亭９．扁１５□ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１３８３２６号 ２、発明の名称 ＤＭＡの上位アドレスビット指定装置 ３、補正をする者 事件との関係 特許用細大 （３５６） 東京竜気株式会社 ４、代理人 ５、自発補正 ６、補正の対象 ７、補正の内容 （１）明細徊′第３頁第４行目の「メモリ領域」を「メ
モリ領域」と訂正する。 （２） 明細＠第３頁＄１３行目の［近年、上記８０８
０、Ｊを［近年、メモリ指定ビットが上記８０８０、ｊ
と訂正１−る。 （３）明細薔第３頁第１４行目の１約１桁」を「４ビツ
ト」と訂正する。 （４ｊ 明細書法・５頁９４′４Ｊ９行目の１ラッチ回
路５」を「バッファ回路５」と訂正する。 （５）明細書第６頁第１６杓目乃至第１７行目の「ラッ
チ回路５」を「バッファ回路５」と訂正する。 （６） 明細書＄８頁下から第５行目乃中第４行目の「
ＡＮＥ端子」乞「Ａ Ｅ Ｎ端子」と訂正する。 （７）明細書第１０負第７行目の１１心答価号ＨＲＤＪ
を「応答信号ＨＬＤＡＪと訂正する。 （８） 明細＠第１０貞第８行目の「ＨＲＤ信号」をＪ
Ｉ−ＩＬＤＡ信号」と訂正する。 （９）明細書第１６頁第１９行目の［ａ、４．ｓ。 ８・・・ラッチ回路、」ン「３１４，８・・・ラッチ回
路、５・・・バッファ回路、」と訂正する。 α０）図面の第１図ン別紙の通り訂正する。
ビット指定装置を組込んだコンビーータ・システムを示
すブロック図、第２図は同上位アドレスビット指定装置
の動作を示す流れ図、第３図は本発明の他の実施例に係
るＤＭＡの上位アドレスビット指定装置を示すブロック
図、第４図は同上位アドレスビット指定装置の動作を示
す流れ図である。 １・・・ＣＰＵ （マイクロプロセッサ）、２・・・デ
ータバス、３，４，５．８・・・ラッチ回路、６，９゜
１３・・・アドレスバス、７．１０・・・セレクタ回路
、１２・・・ＤＭＡコントローラ、ｚ４・・・Ｉ１０ポ
ート。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 □ゎ 亭９．扁１５□ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１３８３２６号 ２、発明の名称 ＤＭＡの上位アドレスビット指定装置 ３、補正をする者 事件との関係 特許用細大 （３５６） 東京竜気株式会社 ４、代理人 ５、自発補正 ６、補正の対象 ７、補正の内容 （１）明細徊′第３頁第４行目の「メモリ領域」を「メ
モリ領域」と訂正する。 （２） 明細＠第３頁＄１３行目の［近年、上記８０８
０、Ｊを［近年、メモリ指定ビットが上記８０８０、ｊ
と訂正１−る。 （３）明細薔第３頁第１４行目の１約１桁」を「４ビツ
ト」と訂正する。 （４ｊ 明細書法・５頁９４′４Ｊ９行目の１ラッチ回
路５」を「バッファ回路５」と訂正する。 （５）明細書第６頁第１６杓目乃至第１７行目の「ラッ
チ回路５」を「バッファ回路５」と訂正する。 （６） 明細書＄８頁下から第５行目乃中第４行目の「
ＡＮＥ端子」乞「Ａ Ｅ Ｎ端子」と訂正する。 （７）明細書第１０負第７行目の１１心答価号ＨＲＤＪ
を「応答信号ＨＬＤＡＪと訂正する。 （８） 明細＠第１０貞第８行目の「ＨＲＤ信号」をＪ
Ｉ−ＩＬＤＡ信号」と訂正する。 （９）明細書第１６頁第１９行目の［ａ、４．ｓ。 ８・・・ラッチ回路、」ン「３１４，８・・・ラッチ回
路、５・・・バッファ回路、」と訂正する。 α０）図面の第１図ン別紙の通り訂正する。
Claims (1)
- 所定の指定アドレス数を有するマイクロプロセッサに制
御される記憶部と周辺機器との間にオケるデータの直接
転送を、複数のＤＭＡチャンネルを有し、前記マイクロ
プロセッサより少い指定アドレス数を有した民仏コント
ローラにて行うマイクロコンピュータ・システムにおい
て、前記マイクロプロセッサの前記ＤＭＡコントローラ
の指定アドレス数を越える上位アドレスに対応する前記
記憶部の上位アドレスビットをラッチするラッチ手段と
、このラッチ手段にてラッチされた前記上位アドレスビ
ットを前記複数のＤＭＡチャンネルに割付ける手段とを
具備したことを特徴とするＤＭＡの上位アドレスビット
指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832683A JPS6029862A (ja) | 1983-07-28 | 1983-07-28 | Ｄｍａの上位アドレスビット指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832683A JPS6029862A (ja) | 1983-07-28 | 1983-07-28 | Ｄｍａの上位アドレスビット指定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029862A true JPS6029862A (ja) | 1985-02-15 |
Family
ID=15219284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13832683A Pending JPS6029862A (ja) | 1983-07-28 | 1983-07-28 | Ｄｍａの上位アドレスビット指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122437U (ja) * | 1991-04-24 | 1992-11-04 | 日立精機株式会社 | 工作機械におけるカバーのドア |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS52137223A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Address expansion system of channel |
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS57105058A (en) * | 1980-12-22 | 1982-06-30 | Casio Comput Co Ltd | Dma transfer system between banks |
-
1983
- 1983-07-28 JP JP13832683A patent/JPS6029862A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS52137223A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Address expansion system of channel |
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS57105058A (en) * | 1980-12-22 | 1982-06-30 | Casio Comput Co Ltd | Dma transfer system between banks |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122437U (ja) * | 1991-04-24 | 1992-11-04 | 日立精機株式会社 | 工作機械におけるカバーのドア |
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