JP4451558B2 - Ｄｓｐ信号処理装置を使用したモデム - Google Patents
Ｄｓｐ信号処理装置を使用したモデム Download PDFInfo
- Publication number
- JP4451558B2 JP4451558B2 JP2000292289A JP2000292289A JP4451558B2 JP 4451558 B2 JP4451558 B2 JP 4451558B2 JP 2000292289 A JP2000292289 A JP 2000292289A JP 2000292289 A JP2000292289 A JP 2000292289A JP 4451558 B2 JP4451558 B2 JP 4451558B2
- Authority
- JP
- Japan
- Prior art keywords
- dsp
- program
- internal
- transfer circuit
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012546 transfer Methods 0.000 claims description 66
- 238000012545 processing Methods 0.000 claims description 30
- 238000004891 communication Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Telephonic Communication Services (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、外部にプログラムを格納するＲＯＭを有し、必要に応じて内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭにより命令を実行するＤＳＰ信号処理装置及びそのＤＳＰ信号処理装置を使用したモデムに関する。
【０００２】
【従来の技術】
近年のＤＳＰ（ディジタル・シグナル・プロセッサ）の進歩は処理可能なデジタル信号処理の規模を拡大させた。コスト等の問題によりＤＳＰ内部に搭載できるプログラムＲＡＭの規模は限られている。このため小規模な内部プログラムＲＡＭで、該内部プログラムＲＡＭの記憶容量を超えるプログラムを実行する場合、ＤＳＰの外部に設けられた外部ＲＯＭに該プログラムを格納する領域を備え、必要に応じて該外部ＲＯＭから内部プログラムＲＡＭにプログラムを転送して実行するという方法が一般的であった。
【０００３】
また、このようなＤＳＰを用いた信号処理装置として、特開平９−３１１８４５号公報では、外部にプログラムを格納するＲＯＭを有し、起動時に内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭに格納された命令を実行する複数のＤＳＰを備えた信号処理装置が開示されている。また、特開２０００−４００２８号公報では、外部にプログラムを格納するＲＯＭ、ＤＰ−ＲＡＭ及びＣＰＵをＤＳＰ外部に有し、該ＣＰＵによって必要なプログラムをＤＰ−ＲＡＭに転送し、該プログラムの転送が行われた後、ＤＳＰへのリセット信号が解除されてアクティブとなったＤＳＰは、ＤＰ−ＲＡＭからプログラムを内部プログラムＲＡＭに取り込み、動作を開始する信号処理装置が開示されている。
【０００４】
また、近年のＤＳＰの進歩により、モデムのデータ変復調をＤＳＰで実現することで通信速度の向上が実現できた。しかしこれによって、プログラムデータとして実現しなければならない変復調方式は増大し、すべてのプログラムをＤＳＰ内の内部プログラムＲＡＭに格納することはコスト的に困難となった。また、モデムに関する勧告の追加等が短いサイクルで行われており、ＤＳＰに内部プログラムＲＯＭを備えてプログラムを格納すると、該勧告に対応するためには、ＤＳＰを入れ替える必要があり、製造業者及び消費者ともに不利益が生じていた。
【０００５】
このことから、データ変復調にＤＳＰを用いた最近のモデムでは、内部に小規模なプログラムＲＡＭを備えたＤＳＰと、ＤＳＰ外部に書き換え可能なＲＯＭを備え、該外部ＲＯＭに格納されているプログラムを必要に応じて、ＤＳＰの内部プログラムＲＡＭに転送して、ＤＳＰを動作させるという方式をとっている。また、このような方法によって、アップデートによる勧告の追加等に対して外部ＲＯＭへの対応が容易にできるようになった。
【０００６】
また、特開平６−１６４６５５号公報では、外部にプログラムを格納するＲＯＭを有し、該ＲＯＭから内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭに格納された命令を実行するＤＳＰを使用したモデムが開示されている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平９−３１１８４５号公報及び特開２０００−４００２８号公報では、ＤＳＰに内蔵されたプログラムＲＡＭ内のプログラムを入れ替えるときは、ＤＳＰにリセット信号をアサートしており、内部プログラムＲＡＭ内のプログラムが入れ替えられた後、ＤＳＰは初期化される。このため、例えばＩ／Ｏポート等を有するＤＳＰの場合、プログラムの入れ替えが行われるごとにＩ／Ｏポートを再設定する必要が生じ、ＤＳＰのパフォーマンスが低下するという問題があった。
【０００８】
また、ＤＳＰを使用したモデムにおいては、データ変復調プログラムの入れ替えは通信中に行われるため、迅速なプログラムの入れ替えが必要となる。従来の方式では、ＤＳＰにリセット信号をアサートしてプログラムを入れ替え、その後リセット信号を解除してＤＳＰを動作させるといった方式をとっていた。リセット信号解除後の起動直後にはリセット信号によって、ＤＳＰの内部パラメータや、アナログフロントエンド（ＡＦＥ）のパラメータが初期化されているため、それらの再設定を行う必要があり、実際の変復調プログラムを開始するまでに時間がかかり、通信の切断を引き起こす可能性があった。
【０００９】
また、同じ変調方式でもキャリア周波数や変調速度が変わると受信及び送信に関係するパラメータが異なる（アルゴリズムは同じ）。この場合、キャリア周波数や変調速度に応じてプログラムをすべて入れ替えるか（リセット信号により内部プログラムＲＡＭも初期化されるため、プログラム一部のみの入れ替えはできない。）、又は同一の変調方式ですべてのパラメータを内部プログラムＲＡＭにロードしておく必要があった。前者の場合は上述のような入れ替え時間の問題があり、後者の場合は内部プログラムＲＡＭの規模が大きくなり、コスト増大を招くという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、ＤＳＰ動作中にプログラムを入れ替える必要が生じた場合、ＤＳＰに対するクロック信号の出力制御を行うことによって、ＤＳＰに対してリセットをかけることなく内部プログラムＲＡＭ内のプログラムを入れ替えることができるＤＳＰ信号処理装置を使用したモデムを得ることを目的とする。
【００１１】
なお、特開平６−１６４６５５号公報では、外部ＲＯＭに格納されたプログラムをＤＳＰの内部プログラムＲＡＭに転送する方法を述べているが、ＤＳＰ動作中のプログラムの入れ替えについて明解な方法は示されていない。該公報では、ＤＳＰのプログラムのアップデートに柔軟に対応することが命題となっており、小規模な内部プログラムＲＡＭで該ＲＡＭの記憶容量を超えるプログラムを実行することについての解決方法については触れられていない。これらのことから、特開平６−１６４６５５号公報で開示された技術は、本発明とは異なるものである。
【００１２】
【課題を解決するための手段】
この発明に係るモデムは、実行するためのプログラムを格納する内部メモリを有するＤＳＰを備えたＤＳＰ信号処理装置を用いて通信データの変復調を行うモデムにおいて、ＤＳＰ信号処理装置は、ＤＳＰで実行されるすべてのプログラムがあらかじめ格納された外部メモリ部と、ＤＳＰに対するクロック信号を生成して出力するクロック信号発生部と、必要に応じて該外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納する転送回路部とを備え、該転送回路部は、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させた後、ＤＳＰの内部メモリに対して外部メモリ部から読み出したプログラムの格納を行うものである。
【００１７】
具体的には、上記転送回路部は、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。
【００１８】
また、上記転送回路部は、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。
【００１９】
また、上記転送回路部は、ＤＳＰ信号処理装置外からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。
【００２０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるＤＳＰ信号処理装置の例を示したブロック図である。
図１において、ＤＳＰ信号処理装置１は、実行するためのプログラムを格納する内部プログラムＲＡＭ３を内蔵したＤＳＰ２と、該ＤＳＰ２が実行するすべてのプログラムが格納された外部ＲＯＭ４と、該外部ＲＯＭ４に格納されたプログラムの所望の部分を内部プログラムＲＡＭ３に転送する転送回路５とを備えている。更に、ＤＳＰ信号処理装置１は、ＤＳＰ２及び転送回路５に対するクロック信号ＣＬＫを生成して出力するクロック生成回路６と、該クロック生成回路６で生成されたクロック信号ＣＬＫのＤＳＰ２への出力制御を行うクロック制御回路７とを備えている。
【００２１】
外部ＲＯＭ４と転送回路５は、転送データバス１１で接続され、転送回路５と内部プログラムＲＡＭ３は、転送データバス１２で接続されている。更に、転送回路５は、外部ＲＯＭ４に対する制御信号Ｓａ、内部プログラムＲＡＭ３に対する制御信号Ｓｂ及びクロック制御回路７に対する制御信号Ｓｃを出力する。また、転送回路５には、内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｄ及び内部プログラムＲＡＭ３へのアクセス状態を示す内部状態信号ＳｅがそれぞれＤＳＰ２から入力される。
【００２２】
一方、クロック生成回路６は、生成したクロック信号ＣＬＫを転送回路５に出力すると共にクロック制御回路７を介してＤＳＰ２に出力される。更に、転送回路５には、外部のホストプロセッサ１５から内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｆが入力されるようにしてもよい。この場合、該ホストプロセッサ１５には、クロック生成回路６からクロック信号ＣＬＫが入力される。ＤＳＰ２は、入力されたクロック信号ＣＬＫを基にして動作し、クロック信号ＣＬＫが入力されなくなるとクロック信号ＣＬＫが入力されるまで動作を停止する。
【００２３】
このような構成において、ＤＳＰ２から転送回路５へプログラムの入れ替え要求信号Ｓｄが入力された場合の各部の動作について説明する。
ＤＳＰ２は、内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｄを転送回路５に出力する。転送回路５は、ＤＳＰ２が内部プログラムＲＡＭ３にアクセスしていないサイクル、すなわちＤＳＰ２が内部プログラムバスを解放しているサイクルをＤＳＰ内部状態信号Ｓｅから検知し、該サイクル中にクロック制御回路７にＤＳＰ２へのクロック信号停止要求を行う制御信号Ｓｃを出力する。
【００２４】
クロック制御回路７は、転送回路５から入力されたＤＳＰ２へのクロック信号ＣＬＫの停止を示した制御信号Ｓｃに従って、ＤＳＰ２へのクロック信号ＣＬＫの出力を停止する。この後、転送回路５は、制御信号Ｓａ及び転送データバス１１を用いて外部ＲＯＭ４から所望のプログラムデータを読み出し、制御信号Ｓｂ及び転送データバス１２を用いて、該読み出したプログラムデータを内部プログラムＲＡＭ３に転送する。なお、転送回路５には、転送されるデータのメモリ空間及びサイズ等があらかじめセットされており、このことから、転送回路５は、転送すべきプログラムの転送元である外部ＲＯＭ４の位置、転送先である内部プログラムＲＡＭ３の位置及びサイズを認識している。
【００２５】
内部プログラムＲＡＭ３へのプログラムの転送が完了すると、転送回路５は、クロック制御回路７にＤＳＰ２へのクロック信号供給要求を行う制御信号Ｓｃを出力する。クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの供給を再開し、ＤＳＰ２は、クロック信号ＣＬＫが入力されることによって動作を再開し、入れ替えられた内部プログラムＲＡＭ３に格納されたプログラムで動作を開始する。このようにして、内部プログラムＲＡＭ３に格納されたプログラムの入れ替えが完了する。
【００２６】
図２は、図１で示したＤＳＰ信号処理装置１における内部プログラムＲＡＭ３内のプログラムの入れ替え動作例を示したフローチャートである。図２を用いて、ＤＳＰ信号処理装置１における内部プログラムＲＡＭ３のプログラム入れ替え時の各部の動作についてもう少し詳細に説明する。
図２において、まず最初に、ＤＳＰ２は、転送回路５、例えば転送回路５内のレジスタ等に対して、プログラムデータの読み出しを開始する外部ＲＯＭ４のアドレス、プログラムデータの書き込みを開始する内部プログラムＲＡＭ３のアドレス、及びデータ転送数の設定を行う（ステップＳ１）。
【００２７】
次に、ＤＳＰ２は、転送回路５に対してプログラム入れ替え要求信号Ｓｄを出力し（ステップＳ２）、転送回路５は、内部状態信号Ｓｅから、内部プログラムＲＡＭ３にプログラムデータの転送が可能か否か、すなわちＤＳＰ２が内部プログラムＲＡＭ３にアクセスしていないサイクルか否かを調べ（ステップＳ３）、内部プログラムＲＡＭ３にプログラムデータの転送が可能である場合（ＹＥＳ）、転送回路５は、クロック制御回路７にＤＳＰ２へのクロック信号停止要求を行う制御信号Ｓｃを出力する（ステップＳ４）。また、ステップＳ３で、内部プログラムＲＡＭ３にプログラムデータの転送が不可能である場合（ＮＯ）、内部プログラムＲＡＭ３にプログラムデータの転送が可能になるまでステップＳ３の動作を行う。
【００２８】
次に、クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの出力を停止してＤＳＰ２は動作を停止し（ステップＳ５）、転送回路５は、外部ＲＯＭ４から所望のプログラムデータを読み出して内部プログラムＲＡＭ３に書き込む（ステップＳ６）。更に、転送回路５は、レジスタ等に設定された、プログラムデータを読み出した外部ＲＯＭ４のアドレス、プログラムデータを書き込んだ内部プログラムＲＡＭ３のアドレス及び転送済みプログラムデータ数をそれぞれインクリメントする（ステップＳ７）。
【００２９】
次に、転送回路５は、内部プログラムＲＡＭ３に転送したデータ数の確認を行い、データ転送が終了したか否か、すなわち転送済みデータ数が設定されたデータ転送数になったか否かを判定し（ステップＳ８）、データ転送が終了していない場合は（ＮＯ）、ステップＳ６に戻る。また、ステップＳ８で、データ転送が終了した場合（ＹＥＳ）、転送回路５は、クロック制御回路７に対してＤＳＰ２へのクロック信号供給要求を行う制御信号Ｓｃを出力する（ステップＳ９）。クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの供給を再開し（ステップＳ１０）、ＤＳＰ２は、入れ替えられた内部プログラムＲＡＭ３内のプログラムで動作を再開し（ステップＳ１１）、本フローは終了する。
【００３０】
一方、上記説明では、ＤＳＰ２から転送回路５にプログラム入れ替え要求信号Ｓｄが出力される場合を例にして説明したが、ホストプロセッサ１５から転送回路５にプログラム入れ替え要求信号Ｓｆが出力される場合について、図３のフローチャートを用いて説明する。なお、図３では、図２と同じフローは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、図２のステップＳ１をステップＳ２１に、図２のステップＳ２をステップＳ２２の動作に置き換えたことにある。
【００３１】
図３において、まず最初に、ホストプロセッサ１５は、転送回路５、例えば転送回路５内のレジスタ等に対して、プログラムデータの読み出しを開始する外部ＲＯＭ４のアドレス、プログラムデータの書き込みを開始する内部プログラムＲＡＭ３のアドレス、及びデータ転送数の設定を行う（ステップＳ２１）。次に、ホストプロセッサ１５は、転送回路５に対してプログラム入れ替え要求信号Ｓｆを出力し（ステップＳ２２）、その後、図２のステップＳ３〜Ｓ１１の動作を行う。
【００３２】
図４は、上記ＤＳＰ信号処理装置１をモデムに使用した場合を示したブロック図である。なお、図４では、図１と同じものは同じ符号で示しており、ここではその説明を省略する。
図４において、モデム２１は、ＤＳＰ信号処理装置１、ホストプロセッサ１５及び公衆回線網等の通信回線上のアナログ信号をディジタル信号に変換するアナログフロントエンド（以下、ＡＦＥと呼ぶ）２２で構成されている。
【００３３】
ＤＳＰ２は、ＡＦＥ２２を介して公衆回線網等の通信回線に接続され、ホストプロセッサ１５は、パソコン等の情報処理機器からなるデータ端末装置（以下、ＤＴＥと呼ぶ）２５に接続されている。ＤＴＥ２５がパソコンの場合、ホストプロセッサ１５とＤＴＥ２５は、例えばＲＳ２３２Ｃを使用して接続される。ＤＳＰ２は、モデム２１におけるデータ変復調を行い、ホストプロセッサ１５は、主にＤＴＥとのデータの受け渡し及びモデム２１全体の制御等を行い、転送回路５に接続されると共にＤＳＰ２に接続されている。
【００３４】
ＤＴＥ２５からのデータを通信回線に送信する場合、ＤＴＥ２５からホストプロセッサ１５に出力されたデータは、ホストプロセッサ１５によって定められたプロトコルに従って変換され、変調データとしてＤＳＰ２に出力される。ＤＳＰ２は、入力された変調データを内部プログラムＲＡＭ３に格納されたプログラムに従って変調を行い電話網帯域のディジタル信号に変換する。ＤＳＰ２で変換されたディジタル信号は、ＡＦＥ２２でアナログ信号に変換され公衆回線網等の通信回線に送信される。
【００３５】
これに対して、公衆回線網等の通信回線からのデータを受信する場合、公衆回線網等の通信回線から受信されたアナログ信号は、ＡＦＥ２２でディジタル信号に変換されてＤＳＰ２に入力される。ＤＳＰ２は、入力された受信信号を内部プログラムＲＡＭ３に格納されたプログラムに従って復調し、ホストプロセッサ１５に出力する。ホストプロセッサ１５は、入力された復調データを定められたプロトコルに従って受信データに変換してＤＴＥ２５に出力する。ＤＳＰ２は、内部プログラムＲＡＭ３に格納されたプログラムに従って変復調の演算を行い、該変復調の演算は適用される勧告によって異なる。なお、ＤＳＰ信号処理装置１における内部プログラムＲＡＭ３内のプログラムの入れ替え動作は、図１〜図３で説明したため、ここではその説明を省略する。
【００３６】
上記のように、本実施の形態におけるＤＳＰ信号処理装置は、ＤＳＰ２内の内部プログラムＲＡＭ３に格納されているプログラムの入れ替えを行う際、転送回路５は、クロック制御回路７に対してＤＳＰ２へのクロック信号ＣＬＫの供給を停止させ、外部ＲＯＭ４に格納されている所望のプログラムを読み出して内部プログラムＲＡＭ３に更新させて格納させ、転送終了と共にクロック制御回路７に対してＤＳＰ２へのクロック信号ＣＬＫの供給を再開させるようにした。このことから、ＤＳＰ動作中に内部プログラムＲＡＭ内のプログラムの入れ替えの必要が発生した場合、ＤＳＰに対してリセットをかけることなく内部プログラムＲＡＭ内のプログラムを入れ替えることができ、ＤＳＰのパフォーマンスを低下させることなく記憶容量の小さい小規模な内部プログラムＲＡＭを用いて大規模なプログラムを実行させることができる。更に、内部プログラムＲＡＭ内のプログラムの入れ替えを行っている間は、ＤＳＰへのクロック信号の供給は停止しているため、消費電力の低減を図ることができる。
【００３７】
また、本実施の形態におけるＤＳＰ信号処理装置をモデムに使用することによって、内部プログラムＲＡＭ３内のプログラムを入れ替えた後、ＤＳＰ２の内部パラメータやＡＦＥ２２のパラメータの再設定等を行う必要がなく、速やかに変復調プログラムを実行することができるため、従来方式のモデムと比較して通信の切断をおこす可能性を低減させることができる。また、変復調プログラムのすべてではなく一部のみの入れ替えが可能なため、同じ変調方式でもキャリア周波数や変調速度が変わり受信及び送信に関係するパラメータのみが異なる場合、変調方式のプログラムはそのままで、パラメータのみを入れ替えることが可能となる。
【００３８】
【発明の効果】
上記の説明から明らかなように、本発明のＤＳＰ信号処理装置によれば、ＤＳＰ内の内部メモリに格納されているプログラムの入れ替えを行う際、転送回路は、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させ、外部メモリに格納されている所望のプログラムを読み出して内部メモリに更新させて格納させ、転送終了と共にクロック信号発生部に対してＤＳＰへのクロック信号の供給を再開させるようにした。このことから、ＤＳＰ動作中に内部メモリのプログラムの入れ替えを行う必要が生じた場合、ＤＳＰに対してリセットをかけることなく内部メモリ内のプログラムを入れ替えることができ、ＤＳＰのパフォーマンスを低下させることなく記憶容量の小さい小規模な内部メモリを用いて大規模なプログラムを実行させることができる。更に、内部メモリ内のプログラムの入れ替えを行っている間は、ＤＳＰへのクロック信号の供給は停止しているため、消費電力の低減を図ることができる。
【００３９】
具体的には、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。このことから、プログラムの入れ替えが短時間で行え、これにより細かなプログラム入れ替え制御が可能となる。
【００４０】
また、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしたことから、ＤＳＰの要求によって内部プログラムメモリの入れ替えがＤＳＰの初期化を行わずにできる。
【００４１】
また、外部からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよく、このようにすることによって、外部のホストプロセッサの要求によりＤＳＰの内部メモリ内のプログラムの入れ替えがＤＳＰの初期化を行わずにできるため、外部のホストプロセッサにより検知されたプログラム入れ替え要因にも対応できるため、柔軟なシステム設計が可能となる。
【００４２】
一方、本発明のモデムによれば、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させた後、ＤＳＰの内部メモリに対して外部メモリ部から読み出したプログラムの格納を行うようにした。このことから、ＤＳＰの内部メモリ内のプログラムを入れ替えた後、ＤＳＰの内部パラメータやＡＦＥのパラメータの再設定等を行う必要がなく、速やかに変復調プログラムを実行することができるため、従来方式のモデムと比較して通信の切断をおこす可能性を低減させることができる。
【００４３】
具体的には、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。このことから、変復調プログラムのすべてではなく一部のみの入れ替えが可能なため、同じ変調方式でもキャリア周波数や変調速度が変わり受信及び送信に関係するパラメータのみが異なる場合、変調方式のプログラムはそのままで、パラメータのみを入れ替えることが可能となる。
【００４４】
また、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしたことから、ＤＳＰの要求によって内部プログラムメモリの入れ替えがＤＳＰの初期化を行わずにできる。
【００４５】
また、ＤＳＰ信号処理装置外からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。このようにすることによって、ＤＳＰ信号処理装置外のホストプロセッサの要求により内部メモリの部分的な入れ替えが行えることから、プログラムの入れ替えが短時間で行え、これにより細かなプログラム入れ替え制御が可能となる。またＤＳＰ信号処理装置外のホストプロセッサによる制御のため、該ホストプロセッサにより検知されたプログラム入れ替え要因にも対応できるため、柔軟なシステム設計が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるＤＳＰ信号処理装置の例を示したブロック図である。
【図２】 図１で示したＤＳＰ信号処理装置１の動作例を示したフローチャートである。
【図３】 図１で示したＤＳＰ信号処理装置１の他の動作例を示したフローチャートである。
【図４】 図１で示したＤＳＰ信号処理装置１を使用したモデムの例を示した概略のブロック図である。
【符号の説明】
１ ＤＳＰ信号処理装置
２ ＤＳＰ
３ 内部プログラムＲＡＭ
４ 外部ＲＯＭ
５ 転送回路
６ クロック生成回路
７ クロック制御回路
１５ ホストプロセッサ
２１ モデム
２２ ＡＦＥ
２５ ＤＴＥ
【発明の属する技術分野】
本発明は、外部にプログラムを格納するＲＯＭを有し、必要に応じて内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭにより命令を実行するＤＳＰ信号処理装置及びそのＤＳＰ信号処理装置を使用したモデムに関する。
【０００２】
【従来の技術】
近年のＤＳＰ（ディジタル・シグナル・プロセッサ）の進歩は処理可能なデジタル信号処理の規模を拡大させた。コスト等の問題によりＤＳＰ内部に搭載できるプログラムＲＡＭの規模は限られている。このため小規模な内部プログラムＲＡＭで、該内部プログラムＲＡＭの記憶容量を超えるプログラムを実行する場合、ＤＳＰの外部に設けられた外部ＲＯＭに該プログラムを格納する領域を備え、必要に応じて該外部ＲＯＭから内部プログラムＲＡＭにプログラムを転送して実行するという方法が一般的であった。
【０００３】
また、このようなＤＳＰを用いた信号処理装置として、特開平９−３１１８４５号公報では、外部にプログラムを格納するＲＯＭを有し、起動時に内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭに格納された命令を実行する複数のＤＳＰを備えた信号処理装置が開示されている。また、特開２０００−４００２８号公報では、外部にプログラムを格納するＲＯＭ、ＤＰ−ＲＡＭ及びＣＰＵをＤＳＰ外部に有し、該ＣＰＵによって必要なプログラムをＤＰ−ＲＡＭに転送し、該プログラムの転送が行われた後、ＤＳＰへのリセット信号が解除されてアクティブとなったＤＳＰは、ＤＰ−ＲＡＭからプログラムを内部プログラムＲＡＭに取り込み、動作を開始する信号処理装置が開示されている。
【０００４】
また、近年のＤＳＰの進歩により、モデムのデータ変復調をＤＳＰで実現することで通信速度の向上が実現できた。しかしこれによって、プログラムデータとして実現しなければならない変復調方式は増大し、すべてのプログラムをＤＳＰ内の内部プログラムＲＡＭに格納することはコスト的に困難となった。また、モデムに関する勧告の追加等が短いサイクルで行われており、ＤＳＰに内部プログラムＲＯＭを備えてプログラムを格納すると、該勧告に対応するためには、ＤＳＰを入れ替える必要があり、製造業者及び消費者ともに不利益が生じていた。
【０００５】
このことから、データ変復調にＤＳＰを用いた最近のモデムでは、内部に小規模なプログラムＲＡＭを備えたＤＳＰと、ＤＳＰ外部に書き換え可能なＲＯＭを備え、該外部ＲＯＭに格納されているプログラムを必要に応じて、ＤＳＰの内部プログラムＲＡＭに転送して、ＤＳＰを動作させるという方式をとっている。また、このような方法によって、アップデートによる勧告の追加等に対して外部ＲＯＭへの対応が容易にできるようになった。
【０００６】
また、特開平６−１６４６５５号公報では、外部にプログラムを格納するＲＯＭを有し、該ＲＯＭから内部プログラムＲＡＭに実行プログラムを転送し、該内部プログラムＲＡＭに格納された命令を実行するＤＳＰを使用したモデムが開示されている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平９−３１１８４５号公報及び特開２０００−４００２８号公報では、ＤＳＰに内蔵されたプログラムＲＡＭ内のプログラムを入れ替えるときは、ＤＳＰにリセット信号をアサートしており、内部プログラムＲＡＭ内のプログラムが入れ替えられた後、ＤＳＰは初期化される。このため、例えばＩ／Ｏポート等を有するＤＳＰの場合、プログラムの入れ替えが行われるごとにＩ／Ｏポートを再設定する必要が生じ、ＤＳＰのパフォーマンスが低下するという問題があった。
【０００８】
また、ＤＳＰを使用したモデムにおいては、データ変復調プログラムの入れ替えは通信中に行われるため、迅速なプログラムの入れ替えが必要となる。従来の方式では、ＤＳＰにリセット信号をアサートしてプログラムを入れ替え、その後リセット信号を解除してＤＳＰを動作させるといった方式をとっていた。リセット信号解除後の起動直後にはリセット信号によって、ＤＳＰの内部パラメータや、アナログフロントエンド（ＡＦＥ）のパラメータが初期化されているため、それらの再設定を行う必要があり、実際の変復調プログラムを開始するまでに時間がかかり、通信の切断を引き起こす可能性があった。
【０００９】
また、同じ変調方式でもキャリア周波数や変調速度が変わると受信及び送信に関係するパラメータが異なる（アルゴリズムは同じ）。この場合、キャリア周波数や変調速度に応じてプログラムをすべて入れ替えるか（リセット信号により内部プログラムＲＡＭも初期化されるため、プログラム一部のみの入れ替えはできない。）、又は同一の変調方式ですべてのパラメータを内部プログラムＲＡＭにロードしておく必要があった。前者の場合は上述のような入れ替え時間の問題があり、後者の場合は内部プログラムＲＡＭの規模が大きくなり、コスト増大を招くという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、ＤＳＰ動作中にプログラムを入れ替える必要が生じた場合、ＤＳＰに対するクロック信号の出力制御を行うことによって、ＤＳＰに対してリセットをかけることなく内部プログラムＲＡＭ内のプログラムを入れ替えることができるＤＳＰ信号処理装置を使用したモデムを得ることを目的とする。
【００１１】
なお、特開平６−１６４６５５号公報では、外部ＲＯＭに格納されたプログラムをＤＳＰの内部プログラムＲＡＭに転送する方法を述べているが、ＤＳＰ動作中のプログラムの入れ替えについて明解な方法は示されていない。該公報では、ＤＳＰのプログラムのアップデートに柔軟に対応することが命題となっており、小規模な内部プログラムＲＡＭで該ＲＡＭの記憶容量を超えるプログラムを実行することについての解決方法については触れられていない。これらのことから、特開平６−１６４６５５号公報で開示された技術は、本発明とは異なるものである。
【００１２】
【課題を解決するための手段】
この発明に係るモデムは、実行するためのプログラムを格納する内部メモリを有するＤＳＰを備えたＤＳＰ信号処理装置を用いて通信データの変復調を行うモデムにおいて、ＤＳＰ信号処理装置は、ＤＳＰで実行されるすべてのプログラムがあらかじめ格納された外部メモリ部と、ＤＳＰに対するクロック信号を生成して出力するクロック信号発生部と、必要に応じて該外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納する転送回路部とを備え、該転送回路部は、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させた後、ＤＳＰの内部メモリに対して外部メモリ部から読み出したプログラムの格納を行うものである。
【００１７】
具体的には、上記転送回路部は、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。
【００１８】
また、上記転送回路部は、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。
【００１９】
また、上記転送回路部は、ＤＳＰ信号処理装置外からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。
【００２０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるＤＳＰ信号処理装置の例を示したブロック図である。
図１において、ＤＳＰ信号処理装置１は、実行するためのプログラムを格納する内部プログラムＲＡＭ３を内蔵したＤＳＰ２と、該ＤＳＰ２が実行するすべてのプログラムが格納された外部ＲＯＭ４と、該外部ＲＯＭ４に格納されたプログラムの所望の部分を内部プログラムＲＡＭ３に転送する転送回路５とを備えている。更に、ＤＳＰ信号処理装置１は、ＤＳＰ２及び転送回路５に対するクロック信号ＣＬＫを生成して出力するクロック生成回路６と、該クロック生成回路６で生成されたクロック信号ＣＬＫのＤＳＰ２への出力制御を行うクロック制御回路７とを備えている。
【００２１】
外部ＲＯＭ４と転送回路５は、転送データバス１１で接続され、転送回路５と内部プログラムＲＡＭ３は、転送データバス１２で接続されている。更に、転送回路５は、外部ＲＯＭ４に対する制御信号Ｓａ、内部プログラムＲＡＭ３に対する制御信号Ｓｂ及びクロック制御回路７に対する制御信号Ｓｃを出力する。また、転送回路５には、内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｄ及び内部プログラムＲＡＭ３へのアクセス状態を示す内部状態信号ＳｅがそれぞれＤＳＰ２から入力される。
【００２２】
一方、クロック生成回路６は、生成したクロック信号ＣＬＫを転送回路５に出力すると共にクロック制御回路７を介してＤＳＰ２に出力される。更に、転送回路５には、外部のホストプロセッサ１５から内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｆが入力されるようにしてもよい。この場合、該ホストプロセッサ１５には、クロック生成回路６からクロック信号ＣＬＫが入力される。ＤＳＰ２は、入力されたクロック信号ＣＬＫを基にして動作し、クロック信号ＣＬＫが入力されなくなるとクロック信号ＣＬＫが入力されるまで動作を停止する。
【００２３】
このような構成において、ＤＳＰ２から転送回路５へプログラムの入れ替え要求信号Ｓｄが入力された場合の各部の動作について説明する。
ＤＳＰ２は、内部プログラムＲＡＭ３に格納されているプログラムの入れ替え要求信号Ｓｄを転送回路５に出力する。転送回路５は、ＤＳＰ２が内部プログラムＲＡＭ３にアクセスしていないサイクル、すなわちＤＳＰ２が内部プログラムバスを解放しているサイクルをＤＳＰ内部状態信号Ｓｅから検知し、該サイクル中にクロック制御回路７にＤＳＰ２へのクロック信号停止要求を行う制御信号Ｓｃを出力する。
【００２４】
クロック制御回路７は、転送回路５から入力されたＤＳＰ２へのクロック信号ＣＬＫの停止を示した制御信号Ｓｃに従って、ＤＳＰ２へのクロック信号ＣＬＫの出力を停止する。この後、転送回路５は、制御信号Ｓａ及び転送データバス１１を用いて外部ＲＯＭ４から所望のプログラムデータを読み出し、制御信号Ｓｂ及び転送データバス１２を用いて、該読み出したプログラムデータを内部プログラムＲＡＭ３に転送する。なお、転送回路５には、転送されるデータのメモリ空間及びサイズ等があらかじめセットされており、このことから、転送回路５は、転送すべきプログラムの転送元である外部ＲＯＭ４の位置、転送先である内部プログラムＲＡＭ３の位置及びサイズを認識している。
【００２５】
内部プログラムＲＡＭ３へのプログラムの転送が完了すると、転送回路５は、クロック制御回路７にＤＳＰ２へのクロック信号供給要求を行う制御信号Ｓｃを出力する。クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの供給を再開し、ＤＳＰ２は、クロック信号ＣＬＫが入力されることによって動作を再開し、入れ替えられた内部プログラムＲＡＭ３に格納されたプログラムで動作を開始する。このようにして、内部プログラムＲＡＭ３に格納されたプログラムの入れ替えが完了する。
【００２６】
図２は、図１で示したＤＳＰ信号処理装置１における内部プログラムＲＡＭ３内のプログラムの入れ替え動作例を示したフローチャートである。図２を用いて、ＤＳＰ信号処理装置１における内部プログラムＲＡＭ３のプログラム入れ替え時の各部の動作についてもう少し詳細に説明する。
図２において、まず最初に、ＤＳＰ２は、転送回路５、例えば転送回路５内のレジスタ等に対して、プログラムデータの読み出しを開始する外部ＲＯＭ４のアドレス、プログラムデータの書き込みを開始する内部プログラムＲＡＭ３のアドレス、及びデータ転送数の設定を行う（ステップＳ１）。
【００２７】
次に、ＤＳＰ２は、転送回路５に対してプログラム入れ替え要求信号Ｓｄを出力し（ステップＳ２）、転送回路５は、内部状態信号Ｓｅから、内部プログラムＲＡＭ３にプログラムデータの転送が可能か否か、すなわちＤＳＰ２が内部プログラムＲＡＭ３にアクセスしていないサイクルか否かを調べ（ステップＳ３）、内部プログラムＲＡＭ３にプログラムデータの転送が可能である場合（ＹＥＳ）、転送回路５は、クロック制御回路７にＤＳＰ２へのクロック信号停止要求を行う制御信号Ｓｃを出力する（ステップＳ４）。また、ステップＳ３で、内部プログラムＲＡＭ３にプログラムデータの転送が不可能である場合（ＮＯ）、内部プログラムＲＡＭ３にプログラムデータの転送が可能になるまでステップＳ３の動作を行う。
【００２８】
次に、クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの出力を停止してＤＳＰ２は動作を停止し（ステップＳ５）、転送回路５は、外部ＲＯＭ４から所望のプログラムデータを読み出して内部プログラムＲＡＭ３に書き込む（ステップＳ６）。更に、転送回路５は、レジスタ等に設定された、プログラムデータを読み出した外部ＲＯＭ４のアドレス、プログラムデータを書き込んだ内部プログラムＲＡＭ３のアドレス及び転送済みプログラムデータ数をそれぞれインクリメントする（ステップＳ７）。
【００２９】
次に、転送回路５は、内部プログラムＲＡＭ３に転送したデータ数の確認を行い、データ転送が終了したか否か、すなわち転送済みデータ数が設定されたデータ転送数になったか否かを判定し（ステップＳ８）、データ転送が終了していない場合は（ＮＯ）、ステップＳ６に戻る。また、ステップＳ８で、データ転送が終了した場合（ＹＥＳ）、転送回路５は、クロック制御回路７に対してＤＳＰ２へのクロック信号供給要求を行う制御信号Ｓｃを出力する（ステップＳ９）。クロック制御回路７は、ＤＳＰ２へのクロック信号ＣＬＫの供給を再開し（ステップＳ１０）、ＤＳＰ２は、入れ替えられた内部プログラムＲＡＭ３内のプログラムで動作を再開し（ステップＳ１１）、本フローは終了する。
【００３０】
一方、上記説明では、ＤＳＰ２から転送回路５にプログラム入れ替え要求信号Ｓｄが出力される場合を例にして説明したが、ホストプロセッサ１５から転送回路５にプログラム入れ替え要求信号Ｓｆが出力される場合について、図３のフローチャートを用いて説明する。なお、図３では、図２と同じフローは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、図２のステップＳ１をステップＳ２１に、図２のステップＳ２をステップＳ２２の動作に置き換えたことにある。
【００３１】
図３において、まず最初に、ホストプロセッサ１５は、転送回路５、例えば転送回路５内のレジスタ等に対して、プログラムデータの読み出しを開始する外部ＲＯＭ４のアドレス、プログラムデータの書き込みを開始する内部プログラムＲＡＭ３のアドレス、及びデータ転送数の設定を行う（ステップＳ２１）。次に、ホストプロセッサ１５は、転送回路５に対してプログラム入れ替え要求信号Ｓｆを出力し（ステップＳ２２）、その後、図２のステップＳ３〜Ｓ１１の動作を行う。
【００３２】
図４は、上記ＤＳＰ信号処理装置１をモデムに使用した場合を示したブロック図である。なお、図４では、図１と同じものは同じ符号で示しており、ここではその説明を省略する。
図４において、モデム２１は、ＤＳＰ信号処理装置１、ホストプロセッサ１５及び公衆回線網等の通信回線上のアナログ信号をディジタル信号に変換するアナログフロントエンド（以下、ＡＦＥと呼ぶ）２２で構成されている。
【００３３】
ＤＳＰ２は、ＡＦＥ２２を介して公衆回線網等の通信回線に接続され、ホストプロセッサ１５は、パソコン等の情報処理機器からなるデータ端末装置（以下、ＤＴＥと呼ぶ）２５に接続されている。ＤＴＥ２５がパソコンの場合、ホストプロセッサ１５とＤＴＥ２５は、例えばＲＳ２３２Ｃを使用して接続される。ＤＳＰ２は、モデム２１におけるデータ変復調を行い、ホストプロセッサ１５は、主にＤＴＥとのデータの受け渡し及びモデム２１全体の制御等を行い、転送回路５に接続されると共にＤＳＰ２に接続されている。
【００３４】
ＤＴＥ２５からのデータを通信回線に送信する場合、ＤＴＥ２５からホストプロセッサ１５に出力されたデータは、ホストプロセッサ１５によって定められたプロトコルに従って変換され、変調データとしてＤＳＰ２に出力される。ＤＳＰ２は、入力された変調データを内部プログラムＲＡＭ３に格納されたプログラムに従って変調を行い電話網帯域のディジタル信号に変換する。ＤＳＰ２で変換されたディジタル信号は、ＡＦＥ２２でアナログ信号に変換され公衆回線網等の通信回線に送信される。
【００３５】
これに対して、公衆回線網等の通信回線からのデータを受信する場合、公衆回線網等の通信回線から受信されたアナログ信号は、ＡＦＥ２２でディジタル信号に変換されてＤＳＰ２に入力される。ＤＳＰ２は、入力された受信信号を内部プログラムＲＡＭ３に格納されたプログラムに従って復調し、ホストプロセッサ１５に出力する。ホストプロセッサ１５は、入力された復調データを定められたプロトコルに従って受信データに変換してＤＴＥ２５に出力する。ＤＳＰ２は、内部プログラムＲＡＭ３に格納されたプログラムに従って変復調の演算を行い、該変復調の演算は適用される勧告によって異なる。なお、ＤＳＰ信号処理装置１における内部プログラムＲＡＭ３内のプログラムの入れ替え動作は、図１〜図３で説明したため、ここではその説明を省略する。
【００３６】
上記のように、本実施の形態におけるＤＳＰ信号処理装置は、ＤＳＰ２内の内部プログラムＲＡＭ３に格納されているプログラムの入れ替えを行う際、転送回路５は、クロック制御回路７に対してＤＳＰ２へのクロック信号ＣＬＫの供給を停止させ、外部ＲＯＭ４に格納されている所望のプログラムを読み出して内部プログラムＲＡＭ３に更新させて格納させ、転送終了と共にクロック制御回路７に対してＤＳＰ２へのクロック信号ＣＬＫの供給を再開させるようにした。このことから、ＤＳＰ動作中に内部プログラムＲＡＭ内のプログラムの入れ替えの必要が発生した場合、ＤＳＰに対してリセットをかけることなく内部プログラムＲＡＭ内のプログラムを入れ替えることができ、ＤＳＰのパフォーマンスを低下させることなく記憶容量の小さい小規模な内部プログラムＲＡＭを用いて大規模なプログラムを実行させることができる。更に、内部プログラムＲＡＭ内のプログラムの入れ替えを行っている間は、ＤＳＰへのクロック信号の供給は停止しているため、消費電力の低減を図ることができる。
【００３７】
また、本実施の形態におけるＤＳＰ信号処理装置をモデムに使用することによって、内部プログラムＲＡＭ３内のプログラムを入れ替えた後、ＤＳＰ２の内部パラメータやＡＦＥ２２のパラメータの再設定等を行う必要がなく、速やかに変復調プログラムを実行することができるため、従来方式のモデムと比較して通信の切断をおこす可能性を低減させることができる。また、変復調プログラムのすべてではなく一部のみの入れ替えが可能なため、同じ変調方式でもキャリア周波数や変調速度が変わり受信及び送信に関係するパラメータのみが異なる場合、変調方式のプログラムはそのままで、パラメータのみを入れ替えることが可能となる。
【００３８】
【発明の効果】
上記の説明から明らかなように、本発明のＤＳＰ信号処理装置によれば、ＤＳＰ内の内部メモリに格納されているプログラムの入れ替えを行う際、転送回路は、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させ、外部メモリに格納されている所望のプログラムを読み出して内部メモリに更新させて格納させ、転送終了と共にクロック信号発生部に対してＤＳＰへのクロック信号の供給を再開させるようにした。このことから、ＤＳＰ動作中に内部メモリのプログラムの入れ替えを行う必要が生じた場合、ＤＳＰに対してリセットをかけることなく内部メモリ内のプログラムを入れ替えることができ、ＤＳＰのパフォーマンスを低下させることなく記憶容量の小さい小規模な内部メモリを用いて大規模なプログラムを実行させることができる。更に、内部メモリ内のプログラムの入れ替えを行っている間は、ＤＳＰへのクロック信号の供給は停止しているため、消費電力の低減を図ることができる。
【００３９】
具体的には、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。このことから、プログラムの入れ替えが短時間で行え、これにより細かなプログラム入れ替え制御が可能となる。
【００４０】
また、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしたことから、ＤＳＰの要求によって内部プログラムメモリの入れ替えがＤＳＰの初期化を行わずにできる。
【００４１】
また、外部からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよく、このようにすることによって、外部のホストプロセッサの要求によりＤＳＰの内部メモリ内のプログラムの入れ替えがＤＳＰの初期化を行わずにできるため、外部のホストプロセッサにより検知されたプログラム入れ替え要因にも対応できるため、柔軟なシステム設計が可能となる。
【００４２】
一方、本発明のモデムによれば、クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させた後、ＤＳＰの内部メモリに対して外部メモリ部から読み出したプログラムの格納を行うようにした。このことから、ＤＳＰの内部メモリ内のプログラムを入れ替えた後、ＤＳＰの内部パラメータやＡＦＥのパラメータの再設定等を行う必要がなく、速やかに変復調プログラムを実行することができるため、従来方式のモデムと比較して通信の切断をおこす可能性を低減させることができる。
【００４３】
具体的には、外部メモリ部に格納されているプログラムの所望の部分を読み出してＤＳＰの内部メモリに格納するようにした。このことから、変復調プログラムのすべてではなく一部のみの入れ替えが可能なため、同じ変調方式でもキャリア周波数や変調速度が変わり受信及び送信に関係するパラメータのみが異なる場合、変調方式のプログラムはそのままで、パラメータのみを入れ替えることが可能となる。
【００４４】
また、ＤＳＰからの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしたことから、ＤＳＰの要求によって内部プログラムメモリの入れ替えがＤＳＰの初期化を行わずにできる。
【００４５】
また、ＤＳＰ信号処理装置外からの要求に応じて外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納するようにしてもよい。このようにすることによって、ＤＳＰ信号処理装置外のホストプロセッサの要求により内部メモリの部分的な入れ替えが行えることから、プログラムの入れ替えが短時間で行え、これにより細かなプログラム入れ替え制御が可能となる。またＤＳＰ信号処理装置外のホストプロセッサによる制御のため、該ホストプロセッサにより検知されたプログラム入れ替え要因にも対応できるため、柔軟なシステム設計が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるＤＳＰ信号処理装置の例を示したブロック図である。
【図２】 図１で示したＤＳＰ信号処理装置１の動作例を示したフローチャートである。
【図３】 図１で示したＤＳＰ信号処理装置１の他の動作例を示したフローチャートである。
【図４】 図１で示したＤＳＰ信号処理装置１を使用したモデムの例を示した概略のブロック図である。
【符号の説明】
１ ＤＳＰ信号処理装置
２ ＤＳＰ
３ 内部プログラムＲＡＭ
４ 外部ＲＯＭ
５ 転送回路
６ クロック生成回路
７ クロック制御回路
１５ ホストプロセッサ
２１ モデム
２２ ＡＦＥ
２５ ＤＴＥ
Claims (4)
- 実行するためのプログラムを格納する内部メモリを有するＤＳＰを備えたＤＳＰ信号処理装置を用いて通信データの変復調を行うモデムにおいて、
上記ＤＳＰ信号処理装置は、
上記ＤＳＰで実行されるすべてのプログラムがあらかじめ格納された外部メモリ部と、
上記ＤＳＰに対するクロック信号を生成して出力するクロック信号発生部と、
必要に応じて該外部メモリ部に格納されたプログラムを読み出して上記ＤＳＰの内部メモリに格納する転送回路部と、
を備え、
該転送回路部は、上記クロック信号発生部に対してＤＳＰへのクロック信号の供給を停止させた後、上記ＤＳＰの内部メモリに対して外部メモリ部から読み出したプログラムの格納を行うことを特徴とするモデム。 - 上記転送回路部は、外部メモリ部に格納されているプログラムの所望の部分を読み出して上記ＤＳＰの内部メモリに格納することを特徴とする請求項１記載のモデム。
- 上記転送回路部は、ＤＳＰからの要求に応じて上記外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納することを特徴とする請求項１又は２記載のモデム。
- 上記転送回路部は、ＤＳＰ信号処理装置外からの要求に応じて上記外部メモリ部に格納されたプログラムを読み出してＤＳＰの内部メモリに格納することを特徴とする請求項１、２又は３記載のモデム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292289A JP4451558B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｓｐ信号処理装置を使用したモデム |
| US09/955,885 US6970984B2 (en) | 2000-09-26 | 2001-09-19 | Digital signal processor and modem using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292289A JP4451558B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｓｐ信号処理装置を使用したモデム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002099442A JP2002099442A (ja) | 2002-04-05 |
| JP4451558B2 true JP4451558B2 (ja) | 2010-04-14 |
Family
ID=18775248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000292289A Expired - Fee Related JP4451558B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｓｐ信号処理装置を使用したモデム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6970984B2 (ja) |
| JP (1) | JP4451558B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414920C (zh) * | 2004-03-31 | 2008-08-27 | 华为技术有限公司 | 一种实现数字信号处理器之间相互通信的装置和方法 |
| CN101826998B (zh) * | 2010-04-29 | 2012-04-25 | 华为技术有限公司 | 实现交换网片全交换功能测试的方法及交换网片 |
| US12086582B2 (en) | 2019-08-05 | 2024-09-10 | Hitachi Astemo, Ltd. | Vehicle controller, updated program, program updating system, and writing device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264034A (ja) * | 1988-04-14 | 1989-10-20 | Canon Inc | データ通信装置 |
| JPH06164655A (ja) | 1992-11-25 | 1994-06-10 | Nec Corp | データモデム |
| US5638530A (en) * | 1993-04-20 | 1997-06-10 | Texas Instruments Incorporated | Direct memory access scheme using memory with an integrated processor having communication with external devices |
| JP3556340B2 (ja) * | 1995-08-21 | 2004-08-18 | 株式会社東芝 | コンピュータシステム |
| JPH09311845A (ja) | 1996-05-23 | 1997-12-02 | Toyo Commun Equip Co Ltd | Ｄｓｐ信号処理装置及び信号処理方法 |
| US5790817A (en) * | 1996-09-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Configurable digital wireless and wired communications system architecture for implementing baseband functionality |
| JPH10240371A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサのクロック速度制御装置 |
| US6029061A (en) * | 1997-03-11 | 2000-02-22 | Lucent Technologies Inc. | Power saving scheme for a digital wireless communications terminal |
| US6185704B1 (en) * | 1997-04-11 | 2001-02-06 | Texas Instruments Incorporated | System signaling schemes for processor and memory module |
| US6088785A (en) * | 1998-04-15 | 2000-07-11 | Diamond Multimedia Systems, Inc. | Method of configuring a functionally redefinable signal processing system |
| JP2000040028A (ja) | 1998-07-24 | 2000-02-08 | Nec Mobile Commun Ltd | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 |
-
2000
- 2000-09-26 JP JP2000292289A patent/JP4451558B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-19 US US09/955,885 patent/US6970984B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002099442A (ja) | 2002-04-05 |
| US6970984B2 (en) | 2005-11-29 |
| US20020038409A1 (en) | 2002-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4451558B2 (ja) | Ｄｓｐ信号処理装置を使用したモデム | |
| JP4385247B2 (ja) | 集積回路、および情報処理装置 | |
| JP2002185549A (ja) | モデム装置及び通信端末装置 | |
| JP3523181B2 (ja) | 非同期バスインタフェース回路及びマイクロコンピュータ | |
| JP2002259151A (ja) | 通信装置 | |
| JP4005950B2 (ja) | マイクロコントローラ | |
| JP2001101004A (ja) | 電子装置 | |
| JP2001167022A (ja) | データ転送システム | |
| JP3867911B2 (ja) | 状態遷移型通信処理装置、および処理方法 | |
| JP3732030B2 (ja) | ＩｒＤＡ通信用ＩＣ | |
| JP3542944B2 (ja) | プログラム転送装置 | |
| JP2002099517A (ja) | スレーブマイクロコンピュータの起動方法およびマイクロコンピュータ装置 | |
| JP2000122706A (ja) | プログラマブルコントローラシステム並びにその構成機器 | |
| JP3765148B2 (ja) | 機能メモリ | |
| JP2001167046A (ja) | 画像処理装置 | |
| JP2004186782A (ja) | データ書き込み制御方法 | |
| JP2011016343A (ja) | 画像形成装置 | |
| KR20040037636A (ko) | 스마트폰에서 부트 이미지를 복구하는 방법 및 장치 | |
| KR100285546B1 (ko) | 프로세서간 통신시스템의 노드 보오드 피포 제어장치 | |
| JPH1063606A (ja) | Ｄｍａ転送制御方法 | |
| JPH11196094A (ja) | フレームリレー・フレーム転送回路 | |
| JP2005026912A (ja) | 無線装置 | |
| JPH09325654A (ja) | 画像形成装置管理システム | |
| JP2002024159A (ja) | 制御装置 | |
| JP2005210582A (ja) | 画像形成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070815 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070928 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100128 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140205 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |