JPH04195454A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、主従関係にある主プロセッサ部およびサブプ
ロセッサ部と、主記憶装置部とから構成されるマイクロ
コンピュータ装置に関し、主プロセッサ部による主記憶
装置部へのデータ設定が完了した時点で、サブプロセッ
サ部による処理を開始させることができるマイクロコン
ピュータ装置に関する。

第２図は従来のマイクロコンピュータ装置の一例を示す
構成図である。

同図において、１０は主プロセッサユニット、１１は主
記憶装置ユニット、１２はサブプロセッサユニットであ
って、これらの主プロセッサユニット１ｏ、主記憶装置
ユニット１１およびサブプロセッサユニット１２は、共
通バス１３上に接続されている。主プロセッサユニット
１０とサブプロセッサユニット１２は、共通バス１３を
介して主記憶装置ユニットｌｌをアクセスできるように
なっている。サブプロセッサユニット１２は、サブプロ
セッサ１４と、サブプロセッサ１４専用の記憶装置であ
るプライベートメモリ１５と、通信レジスタ１６とから
構成される。これらのサブプロセッサ１４とプライベー
トメモリ１５と通信レジスタ１６は共通バス１３上に接
続されている。

このような構成のもとでは、プライベートメモリ１５は
サブプロセッサ１４専用であり、主プロセッサユニット
１０はこのプライベートメモリ１５をアクセスすること
ができない。従って、主プロセッサユニット１ｏがサブ
プロセッサ１４にプログラムデータを渡す場合、主プロ
セッサユニット１ｏは、主記憶装置ユニット１１にそれ
らのデータを設定した後、通信レジスタ１６を使って、
サブプロセッサ１４にデータ設定完了を知らせる。この
データ設定完了通知を受けたサブプロセッサ１４は、主
記憶装置ユニット１１からデータを読込んで、プライベ
ートメモリ１５に格納する。サブプロセッサ１４は、す
べてのデータを主記憶装置ユニット１１からプライベー
トメモリ１５に格納し終ると、プライベートメモリ１５
に格納されたデータを使って処理を実行し始める。

（発明が解決しようとする課題） しかしながら、上述した従来のマイクロコンピュータ装
置では、サブプロセッサ１４が処理を開始するのは、必
要なすべてのデータを、主記憶装置ユニット１１からプ
ライベートメモリ１５に格納し終えた後であるため、主
プロセッサユニット１０がデータ設定完了通知を発して
から、実際にサブプロセッサ１４が起動するまで時間が
かかる。また、サブプロセッサ１４上に主記憶装置ユニ
ット１１からプライベートメモリ１５にデータを格納す
るためのローダを、予め用意しておく必要がある。

そこで、本発明の目的は、主プロセッサ部による主記憶
装置部へのデータ設定が完了した段階で、サブプロセッ
サの処理を開始させることができ、かつサブプロセッサ
上に主記憶装置部からプライベートメモリへデータを格
納させｇためのローダを不要としたマイクロコンピュー
タ装置を提供することにある。

（課題を解決するための手段） 本発明は、主プロセッサ部とサブプロセッサ部と主記憶
装置部が共通バスに接続されてなるマイクロコンピュー
タ装置において、前記サブプロセッサ部は、前記主プロ
セッサ部からの、前記主記憶装置部へのデータ設定を完
了した旨の通知を受取り、処理を開始するサブプロセッ
サと、メモリ内容の有効／無効状態を示す領域を有して
おり、前記サブプロセッサがメモリ内容の無効状態とな
っている番地をアクセスしたとき第１の起動信号を出力
し、かつ第２の起動信号を受けて前記主記憶装置部から
のデータを前記番地に格納し、前記番地のメモリ内容を
有効状態とするプライベートメモリと、このプライベー
トメモリからの前記第１の起動信号にもとづき、前記主
記憶装置部をアクセスし、前記主記憶装置部から出方さ
れるデータを前記プライベートメモリに出力する主記憶
アクセス制御部とを備えてなるものである。

（作用） サブプロセッサは、主プロセッサ部からの、主記憶装置
部へのデータ設定を完了した旨の通知を受取り、処理を
開始する。そして、プライベートメモリは、サブプロセ
ッサがメモリ内容の無効状態となっている番地をアクセ
スしたとき、第１の起動信号を主記憶アクセス制御部に
出力する。主記憶アクセス制御部は、第１の起動信号に
もとづき主記憶装置部をアクセスし、主記憶装置部から
出力されるデータをプライベートメモリに供給すると共
に、第２の起動信号をプライベートメモリに供給する。

これによりプライベートメモリは、主記憶アクセス制御
部からの第２の起動信号を受けて主記憶装置部からのデ
ータを前記番地に格納し、前記番地のメモリ内容を有効
状態とする。

従って、主プロセッサ部によって主記憶装置部へのデー
タ設定が完了した段階で、サブプロセッサの処理を開始
させることができ、かつサブブロセッサ上に主記憶装置
部からプライベートメモリへデータを格納させるための
ローダを不要とすることができる。

（実施例） 次に本発明の実施例について図面を用いて説明する。

第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す構成図である。同図において、第２図と同−
又は相当部分には同符号を用いている。第１図において
、２１はサブプロセッサユニットであって、このサブプ
ロセッサユニット２１は共通バス１３に接続されている
。また、サブプロセッサユニット２１は、サブプロセッ
サ２２と、サブプロセッサ２２専用の記憶装置であるプ
ライベートメモリ２３と、通信レジスタ１６と、主記憶
アクセス制御部２４とから構成される。

これらのサブプロセッサ２２とプライベートメモリ２３
と主記憶アクセス制御部２４と通信レジスタ１６は、共
通バス１３に接続されている。

ここで、主記憶アクセス制御部２４は、サブプロセッサ
２２からのアドレス信号が供給されるようになっており
、またプライベートメモリ２３からの起動信号３０（第
１の起動信号）により主記憶装置ユニット１１へのアク
セスを実施するものである。また、主記憶装置ユニット
１１からのデータがプライベートメモリ２３とサブプロ
セッサ２２に出力されると、主記憶装置ユニット１１か
らデータが出力されたことを示すレディ信号が主記憶装
置ユニット１１より主記憶アクセス制御部２４に共通バ
ス１３を介して供給されるようになっている。そして、
主記憶アクセス制御部２４は、レディ信号を受取るとプ
ライベートメモリ２３にメモリ起動信号３１　（第２の
起動信号）を出力するようになっている。また、プライ
ベートメモリ２３は、主記憶装置ユニット１１からのデ
ータを該当番地に格納し、対応するｖビット（後述する
）を“１”とすると、サブプロセッサ２２にサイクル終
了信号３２を供給するようになっている。

第３図は第１図のプライベートメモリ２３の−構成例を
示すブロック図である。

プライベートメモリ２３は、プログラムデータを格納す
るメモリ部のメモリチップ４１と、前記メモリ部の内容
の有効／無効状態を示すビット（以下、■ビットという
。）を格納する７１９８部のメモリチップ４２と、メモ
リ制御回路４３と、双方向性バッファ４４とから構成さ
れている。ここで、メモリチップ４１とメモリチップ４
２には、サブプロセッサ２２からのアドレスが共通バス
１３のアドレスバス１３ａを介して供給されるようにな
っている。また、メモリチップ４１のメモリ部とメモリ
チップ４２の７１９８部は、第４図のメモリマツプに示
す如くメモリ部の各ラインに対応してその内容の有効／
無効状態を示す７１９８部のＶビットが配置されるよう
になっている。従って、たとえばメモリ部のｉ番地のメ
モリ内容に対するＶビットが、７１９８部のｉ番地に示
されるようになっている。また、メモリ制御回路４３は
、メモリチップ４２の７１９８部のＶビットが０である
とき、主記憶装置ユニット１１をアクセスすべく起動信
号３０を主記憶アクセス制御部２４に出力するようにな
っている。

また、メモリ制御回路４３は、主記憶アクセス制御部２
４からメモリ起動信号３０が供給されると、双方向性バ
ッファ４４を制御信号３４により制御してデータを左方
向（メモリチップ４１の方向）へ通し、かつメモリチッ
プ４１にライト信号を送り、共通バス１３のデータバス
１３ｂ上のデータをメモリチップ４１のメモリ部の該当
アドレスに格納すると共に、メモリチップ４２の７１９
８部の該当アドレスのＶビットを制御信号３３により“
１”に変更するようになっている。

第５図は、第１図の主記憶アクセス制御部２４の一構成
例を示すブロック図である。

第５図において、主記憶アクセス制御部２４は、主記憶
装置ユニット１１のアドレスＭＡがセットされるレジス
タ５１と、プライベートメモリ２３のアドレスＳＡがセ
ットされるレジスタ５２と、サブプロセッサ２２からの
アドレスＡよリレジスタ５３の出力Ｂ　（ＳＡ）を減算
して出力する減算器５３と、レジスタ５１の出力（ＭＡ
）と減算器５３の出力（Ａ−Ｂ）を加算して出力する加
算器５４と、加算器５４の出力が供給されるバッファ５
５と、プライベートメモリ２３のメモリ制御回路４３か
らの起動信号３０によりバ・ンファ５５をオーブンし、
加算器５４の出力を主記憶装置ユニット１１をアクセス
するアドレスとして出力させ、かつ主記憶装置ユニット
１１からデータが出力されたことを示すレディ信号を受
けると、メモリ起動信号３１を出力するアクセス制御回
路５６とから構成される。ここで、ｒＭＡＪをサブプロ
セッサ２２に渡すデータを、主プロセッサユニット１０
が主記憶装置ユニット１１に設定する場合の先頭アドレ
ス、ｒＳＡＪを主プロセッサユニット１０が主記憶装置
ユニット１１に設定したデータをプライベートメモリ２
３に格納する場合の先頭アドレスとする。

次に第１図、第３図〜第５図を用いて動作について説明
する。

システム立上げ時、サブプロセッサ２２は、初期化処理
の中で、主記憶装置ユニット１１からのデータを格納す
るプライベートメモリ２３のメモリチップ４１のメモリ
部の該当領域に対応するメモリチップ４２の７１９１部
のＶビットを“Ｏ”、それ以外の領域に対応するメモリ
チップ４２の７１９１部のｖビットを“１“とする（第
４図参照）。そして、サブプロセッサ２２は、主プロセ
ッサユニット１ｏからのデータ設定完了の通知を待つ、
一方、主プロセッサユニット１０は、主記憶装置ユニッ
ト１１のアドレスＭＡからデータを設定し、ｒＭＡＪの
値を共通バス１３を介してサブプロセッサ２２に渡すこ
とで、データ設定完了の通知とする。その通知を受は取
ったサブプロセッサ２２は、主記憶アクセス制御部２４
のレジスタ５１に値ｒＭＡＪをセットし、レジスタ５２
に値ｒｓＡＪをセットし、処理を開始する。そして、サ
ブプロセッサ２２は、プライベートメモリ２３のメモリ
チップ４１および４２のメモリ部および７１９１部のＳ
Ａ番地をアクセスする。メモリ部のＳＡ番地は、主記憶
装置ユニ・ント１１からのデータを格納する領域であり
、Ｖビ・ント部のＳＡ番地のｖビットはＯである。プラ
イベートメモリ２３のメモリ制御回路４３はサブプロセ
ッサ２２がアクセスしたＳＡ番地のｖビットが○である
ことにより、主記憶装置ユニット１１をアクセスすべく
起動信号３０を主記憶アクセス制御部２４のアクセス制
御回路５６へ発する。この場合、プライベートメモリ２
３は、サブプロセッサ２２ヘサイクル終了信号３２をま
だ出力しない。

主記憶アクセス制御部２４は、プライベートメモリ２３
のメモリ制御回路４３からの起動信号３０により主記憶
装置ユニット１１へのアクセスを実施する。即ち、主記
憶アクセス制御部２４は、起動信号３０によりバッファ
５５をオーブンし、加算器５４の出力を、主記憶装置ユ
ニット１１へのアドレスとして出力する。主記憶アクセ
ス制御部２４のバッファ５５より出力される主記憶装置
ユニット１１へのアドレスは、レジスタ５１．５２と、
減算器５３と、加算器５４Ｇこより、 （レジスタ５１の内容（ＭＡ））＋　（サブプロセッサ
２２が出力しているアドレス）−（レジスタ５２の内容
（ＳＡ）’） として求められる。本データ処理サイクルにおいては、
サブプロセッサ２２が出力しているアドレスがｒＳＡＪ
であるから、主記憶装置ユニット１１へのアドレスとし
てバッファ５５よりｒＭＡＪが出力される。

主記憶アクセス制御部２４によるアクセスにより、主記
憶装置ユニット１１からＭＡ番地のデータが出力される
と、そのデータはプライベートメモリ２３とサブプロセ
ッサ２２に供給される。また、主記憶装置ユニット１１
からデータが出力されたことを示すレディ信号が、主記
憶装置ユニット１１より主記憶アクセス制御部２４のア
クセス制御回路５６に供給され、同時に主記憶アクセス
制御部２４からメモリ起動信号３１がプライベートメモ
リ２３のメモリ制御回路４３に出力される。このメモリ
起動信号３１によりメモリ制御回路４３は、双方向性バ
ッファ４４に制御信号３４を送ると共にメモリチップ４
１のメモリ部にライト信号を送り、データバス１３ｂ上
のデータ（主記憶装置ユニット１１からのデータ）を双
方向性バッファ４４を介してメモリ部のＳＡ番地に格納
し、かつ制御信号３３によりメモリチップ４２のＶビワ
８部のＳＡ番地のＶビットを“１”とする。これにより
、主記憶装置アクセス制御部２４は、主記憶装置ユニッ
ト１１へのアクセスを終了する。更にプライベートメモ
リ２３のメモリ制御回路４３は、サイクル終了信号３２
をオンし、サブプロセッサ２２によるプライベートメモ
リ２３のＳＡ番地アクセスを終了させる。以降、サブプ
ロセッサ２２は、次の処理を実行する。この実行処理の
課程で、サブプロセッサ２２がＳＡ＋１番地、ＳＡ＋２
番地・・・・・・などのアドレスをプライベートメモリ
２３に出力した場合、これらのアドレスに対するメモリ
チップ４２のＶビワ８部のＶビットは”０”であるため
、前述したと同様にメモリ制御回路４３に主記憶アクセ
ス制御部２４が起動され、主記憶装置ユニット１１に対
するアクセスが発生する。この後、再度、サブプロセッ
サ２２よりプライベートメモリ２３のＳＡ番地がアクセ
スされた時には、メモリチップ４２のＶビワ８部のＶビ
ットは“１”となっており、主記憶装置ユニット１１か
らのデータは、既にプライベートメモリ２３のメモリチ
ップ４１のメモリ部のＳＡ番地に格納されている。この
ため、メモリ制御回路４３は、起動信号３０を出力せず
、従ってアクセス制御回路５６より主記憶装置ユニット
１１へのアクセスは発生せず、サブプロセッサ２２は、
プライベートメモリ２３から必要なデータを取出すこと
ができる。

以上の説明から判るように、主プロセッサユニットＩＱ
が、主記憶装置ユニットｌｏ上の、たとえばアドレスＭ
Ａにデータを設定し終えた時点で、たとえばその「ＭＡ
」の値をサブプロセッサ２２に渡すことで、サブプロセ
ッサ２２側の処理が開始される。従って、サブプロセッ
サ２２は、処理を実施している一方で、プライベートメ
モリ２３の、たとえばＭＡ番地をアクセスし、データが
なければ主記憶装置ユニット１１上の、たとえばアドレ
スＭＡに設定されたデータを取出しプライベートメモリ
２３上に格納することができる。

このため、本発明では、従来の第２図に示すように主記
憶装置ユニット１１からのデータを全て、プライベート
メモリ１５に格納し終えた後、サブプロセッサ１４が処
理を開始するようなことは、必要でなくなる。

また、サブプロセッサ２２上に、主記憶装置ユニット１
１からプライベートメモリ２３ヘデータを格納させるた
めのローダは不要となる。

本発明は、本実施例に限定されることなく、本発明の要
旨を逸脱しない範囲で種々の応用および変形が考えられ
る。

（発明の効果） 上述したように　本発明によれば、次のような効果が得
られる。

（１）、主プロセッサ部が主記憶装置部にデータを設定
し終えた段階で、サブプロセッサ側の処理を開始するこ
とができる。従って、サブプロセッサは、処理を実施し
ている一方で、主記憶装置部に設定されたデータをプラ
イベートメモリに格納することができる。このため、従
来のように、主記憶装置部からのデータをすべてプライ
ベートメモリに格納し終えた後、サブプロセッサが処理
を開始するようなことは、必要でなくなる。

（２）、サブプロセッサ上に主記憶装置部からプライベ
ートメモリへデータを格納させるためのローダは不要と
なる。

【図面の簡単な説明】

第１図は、本発明によるマイクロコンピュータ装置の一
実施例を示す構成図、第２図は従来のマイクロコンピュ
ータ装置の一例を示す構成図、第３図は第１図のプライ
ベートメモリ２３の一構成例を示すブロック図、第４図
は第１図のプライベートメモリ２３におけるメモリマツ
プを示す説明図、第５図は第１図の主記憶アクセス制御
部２４の一構成例を示すブロック図である。 １０−・・主プロセッサユニット、 １１・・・主記憶装置ユニット、１３・・・共通バス、
２１・・・サブプロセッサユニット、 ２２・・・サブプロセッサ、 ２３・・・プライベートメモリ、 ２４・・・主記憶アクセス制御部。 特許出願人　沖電気工業株式会社 、、＋２＋サブプロセッサユニット 従来のマイクロコンピュータ装置の一例を示す構成図第
２図 第１図のプライベートメモリ２３の一構成例第　　３　
　図 ３６ｉ　−

Claims (1)

【特許請求の範囲】
1. 主プロセッサ部とサブプロセッサ部と主記憶装置部が共
   通バスに接続されてなるマイクロコンピュータ装置にお
   いて、前記サブプロセッサ部は、前記主プロセッサ部か
   らの、前記主記憶装置部へのデータ設定を完了した旨の
   通知を受取り、処理を開始するサブプロセッサと、メモ
   リ内部の有効／無効状態を示す領域を有しており、前記
   サブプロセッサがメモリ内容の無効状態となっている番
   地をアクセスしたとき第１の起動信号を出力し、かつ第
   ２の起動信号を受けて前記主記憶装置部からのデータを
   前記番地に格納し、前記番地のメモリ内容を有効状態と
   するプライベートメモリと、このプライベートメモリか
   らの前記第１の起動信号にもとづき、前記主記憶装置部
   をアクセスし、前記主記憶装置部から出力されるデータ
   を前記プライベートメモリに供給し、かつ前記第２の起
   動信号を前記プライベートメモリに出力する主記憶アク
   セス制御部とを備えたことを特徴とするマイクロコンピ
   ュータ装置。